Cadence 和三星晶圓廠擴大了他們的合作，簽訂了一項新的多年 IP 協議，并在最新的 SF2P 和其他先進工藝節點上聯合開發先進的 AI 驅動流程。具體來說，這項多年的 IP 協議將擴展 Cadence 內存和接口 IP 在三星晶圓廠的 SF4X、SF5A 和 SF2P 先進工藝節點上。通過利用 Cadence 的 AI 驅動設計技術和三星的先進 SF4X、SF4U 和 SF2P 工藝節點，這項合作旨在為 AI 數據中心、汽車、ADAS 和下一代射頻連接應用提供高性能、低功耗的解決方案。“我們支持在三
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三星 CAD 人工智能 芯片設計
據路透社報道，總部位于加州的新思科技（Synopsys）已在中國重新開放部分服務，此前其因遵守美國新出口管制政策而一度全面暫停在華業務。然而，僅限于非核心硬件和知識產權（IP）其核心的EDA軟件工具仍然處于禁售狀態。5月29日，美國商務部工業和安全局（BIS）向新思科技、Cadence和西門子EDA三大巨頭發出通知，要求全面禁止對中國銷售產品及服務。新思科技CEO薩辛·加齊（Sassine Ghazi）在內部信中明確在中國的銷售和配送已暫停，中國客戶對SolvNet Plus和相關服務的訪問將被禁用，“這
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新思科技 EDA Synopsys 軟件 芯片設計
EEPW綜合外媒報道，美國商務部已命令大量公司停止在沒有許可證的情況下向中國運送貨物，并吊銷已授予某些供應商的許可證。
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芯片限令 EDA 芯片設計
川普政府近日再度出手，要求美國的半導體公司停止向中國大陸的企業銷售EDA軟件，這是芯片設計與制造的關鍵工具，美將藉此阻礙陸發展先進芯片的能力。綜合路透、《金融時報》報導，Cadence（CDNS.O）、Synopsys（SNPS.O）與 Siemens EDA 在內的電子設計自動化（EDA）軟件供應商，已接獲美國商務部的通知，要求停止向中國大陸提供技術。消息人士指出，美國商務部對每一件對華出口的許可申請進行個案審查，顯示此舉并非全面禁止。商務部發言人拒絕評論這些通知內容，但表示，部門正在審查對中國具有戰略
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該套件由四個工具組成，旨在使用 AI 驅動的自動化來提高 IC 設計的生產力，以加速驗證。據西門子 EDA 數字驗證技術副總裁兼總經理 Abhi Kolpekwar 稱，ASIC 和 FPGA 設計的復雜性增加意味著首次流片成功率分別低至 14% 和 13%。更快的模擬器或發動機不足以減少流程和工作量以提高生產力，他繼續介紹該套件。該套件支持從 IP 到 SoC 系統的大型復雜設計，旨在擴展高級 3D-IC、基于小芯片的設計和軟件定義架構。該公司表示，第一個工具 Questa One 將覆蓋率與
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芯片設計巨頭Arm公布財報，盈利和營收均超出預期，實現創紀錄的營收，季度營收首次突破10億美元大關；但發布了令人失望的指引。周三美股盤后，Arm股價重挫超11%，英偉達盤后也小幅下跌。截至周三美股收盤，Arm年初至今微漲。周三盤后的下跌，令其年內錄得約11%的下跌。（1）主要財務數據營收：第四財季總收入同比增長34%，達到12.4億美元，首次突破10億美元大關，分析師預期為12.3億美元。Arm2025財年全年營收首次突破40億美元。凈利潤：第四財季凈利潤錄得2.1億美元，較去年同期的2.24億美元下降6
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Arm 盈利 營收 超預期 芯片設計
在經過23年和24年連續兩年去庫存和恢復調整之后，2025年對于國內集成電路設計產業來講，是迎接挑戰去實現新舊動能轉換的一年。DeepSeek等人工智能（AI）技術演進推動智能化普及帶來了諸多巨大的機會，它們正逐漸在越來越多的消費市場和垂直行業市場上顯現；全面國產化加速與川普上臺后更加復雜的地緣政治環境相互交融，也使集成電路這個需要全球市場的行業必須重新尋找做強的路徑，同時去擺脫殘酷的內卷；因此，關注產業生態中的不確定因素和一些新的變革，是芯片設計企業在2025年及以后求得更好發展的關鍵。觸發北京華興萬邦
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芯片設計
據報道，3月19日，新思科技發布革命性技術AgentEngineer，標志著芯片設計正式邁入人工智能協同新時代。這項創新技術將工程師從繁復的晶體管排列工作中解放，轉而由AI系統接管從單個芯片到超大規模服務器系統的全流程設計。據介紹，在短期內，該公司將專注于人工智能Agents，讓人類工程師可以對其下達指令。AgentEngineer技術采用分級賦能策略。初期階段，AI代理將作為人類工程師的智能助手，執行電路設計驗證等專項任務。長遠規劃則更具顛覆性——AI將統籌管理包含數千個異構芯片和組件的復雜系統，自動協
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隨著現代芯片的復雜性不斷提高，驗證成為芯片設計過程中最耗時和費力的部分，許多芯片設計項目通常要耗費大約60%-80%的項目資源用于驗證，并且還成為了整個設計過程中的瓶頸，能否順利完成驗證成為了決定芯片上市時間（TTM）和項目整體成本的關鍵。正是因為這樣的復雜性和重要性，采用驗證IP（VIP）等工具，并與值得信賴的IP伙伴合作是回報最高的途徑，這將幫助芯片設計師解決過程中遇到的問題。專業的驗證IP可以顯著地增加驗證覆蓋范圍，可提前探知極端情況，并可顯著地減少設置仿真系統所需的總體工作量（例如，創建模擬刺激）
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北京大學正大步邁入后硅時代與埃米級（?ngstr?m）半導體領域。該校研究團隊近日在《自然》雜志發表論文，宣布成功研制全球首顆二維低功耗全環繞柵場效應晶體管（GAAFET），這項由彭海林教授、邱晨光教授領銜的跨學科成果，被團隊成員稱為 "里程碑式突破"。 彭海琳團隊合影（右一為彭海琳）技術核心：從 "硅基捷徑" 到 "二維換道"北大團隊制備出論文所述的 "晶圓級多層堆疊單晶二維全環繞柵結構"。何為二維環柵晶體管？顧名
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北京大學 GAAFET 全環繞柵場效應晶體管 芯片設計
即插即用的Chiplet是人們追求的目標，但UCIe 2.0是否讓我們離這一目標的實現更近了呢？問題在于，當前推動該標準的因素并非是即插即用所要求的那種互操作性。UCIe 2.0于2024年8月發布，它宣稱具有更高的帶寬密度和提升的電源效率，同時還具備支持3D封裝、易于管理的系統架構等新特性。推動這一標準的是行業內的關鍵領導者，包括日月光、阿里巴巴、AMD、Arm、谷歌云、英特爾、Meta、微軟、英偉達、高通、三星電子和臺積電等公司。然而，前沿領域所需的標準可能與市場其他部分的需求不同。YorChip公司
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3月4日消息，據新華社報道，華盛頓當地時間3月3日，美國喬治敦大學“新興技術觀察項目（ETO）”在其網站發布了一份報告。該報告稱：在2018年至2023年間，在全球發表的芯片設計和制造相關論文中，中國研究人員的論文數量遠超其他國家，同時，中國在高被引論文方面表現也很出色。報告數據顯示，2018年至2023年間，全球發布約47.5萬篇與芯片設計和制造相關的論文。其中34%的論文有來自中國機構的作者參與，15%的論文有美國作者參與，18%的論文有歐洲作者參與。總體來看，中國作為芯片設計和制造方面最大的研究論文
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芯片設計 芯片制造 論文
隨著AI技術向邊緣和端側設備廣泛滲透，芯片設計師不僅需要考慮在其設計中引入加速器，也在考慮采用速度更快和帶寬更高的總線和接口來傳送數據。在2025年初于拉斯維加斯舉行的消費電子展（CES）上，相關行業組織宣布了兩項顯示接口技術的重大進展，即HDMI 2.2和DisplayPort 2.1b；此外，加上去年下半年剛剛推出的藍牙6.0和Wi-Fi 7等協議，讓許多無晶圓廠半導體公司忙于將這些標準和協議集成到他們的芯片中。針對這些新發布的標準和協議，以及他們相對更早的版本，驗證IP（VIP）已被證明是一種能夠更
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在芯片設計和制造中，RDL（Redistribution Layer，重分布層） 是指通過在芯片上增加金屬布線層來重新分布芯片的信號連接。RDL主要用于將芯片內部的信號引出到所需的位置，以便于后續封裝或連接其他電路。RDL 的作用信號重分布：芯片內部的輸入輸出（I/O）通常位于芯片的邊緣，但在某些封裝方式（如BGA或CSP）中，需要將這些信號重新布線到芯片的特定位置，便于外部引腳連接。實現多點連接：提供靈活的布線方案，使得信號可以從芯片的任何區域引出到封裝的目標區域。支持高級封裝技術：如倒裝芯片
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芯片設計 RDL EDA
芯片設計介紹
從芯片設計一次性成功和設計工具展開講述，設計過程包括：前端設計、后端設計和設計驗證。下面將開始講述芯片設計概述。
由于成本提高和產品周期縮短，芯片開發者正致力于芯片設計的一次性成功。在芯片的設計過程中，制造商正在使用一些方法幫助設計者理解和實現面向制造(DFM)的設計技術。他們具備芯片效果、工藝細節、制造成本方面的知識，能夠給設計者提供指導，幫助設計者提高產量并降低芯片成本。
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