- 【加州圣荷塞2008年12月16日】全球電子設計創新領先企業Cadence設計系統公司(納斯達克：CDNS)，今天宣布推出Cadence® Virtuoso® Accelerated Parallel Simulator (APS), 這是其新一代電路仿真器，具有業界常用的Virtuoso Spectre® Circuit Simulator的完整精確性，用于解決所有工藝節點中最大型與最復雜的模擬與混合信號設計。作為Cadence多模式仿真解決方案（Cadence Multi-
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Cadence 電路仿真器
- 【加州圣荷塞2008年12月16日】全球電子設計創新領先企業Cadence設計系統公司(納斯達克：CDNS)，今天宣布推出Cadence® Virtuoso® Accelerated Parallel Simulator (APS), 這是其新一代電路仿真器，具有業界常用的Virtuoso Spectre® Circuit Simulator的完整精確性，用于解決所有工藝節點中最大型與最復雜的模擬與混合信號設計。作為Cadence多模式仿真解決方案（Cadence Multi-
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Cadence 模擬與混合信號設計 仿真
- Cadence設計系統公司宣布對其企業級驗證解決方案進行大幅度改良，這項舉措將會幫助項目與計劃負責人更好地管理復雜的驗證項目，從規格到閉合的整個過程都會有更高的透明度。通過這些改良，項目經理可以更為輕松地創建驗證計劃，提高其所管理項目指標的范圍與可調整性，并獨有地結合形式驗證、測試環境模擬與驗證加速指標，以便于綜合驗證流程管理。這些新能力可以創造出更高質量的產品、更有效率的多專家驗證團隊，并提高項目可預測性。
人們通常采用的融合驅動型驗證（CDV）方法學，如開放式驗證方法學（OVM）和e 復用方
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Cadence 測試 OVM eRM 嵌入式軟件
- Cadence設計系統公司宣布推出為半導體設計而準備的服務式軟件（SaaS）。這些通過實際制造驗證的、隨時可用的設計環境，可以通過互聯網訪問，讓設計團隊可以迅速提高生產力，并降低風險和成本。Cadence Hosted Design Solutions可用于定制IC設計、邏輯設計、物理設計、高級低功耗、功能驗證和數字實現。
Cadence Hosted Design Solutions通過提供集成的EDA軟件套件以及相關的IT基礎架構、計算、存儲與安全網絡功能，帶來了一個完整的解決方案堆棧。&q
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Cadence 半導體 SaaS IC設計
- Cadence設計系統公司近日發布了SPB 16.2版本，全力解決電流與新出現的芯片封裝設計問題。這次的最新版本提供了高級IC封裝/系統級封裝（SiP）小型化、設計周期縮減和DFM驅動設計，以及一個全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數字、模擬、RF和混合信號IC封裝設計師的效率。
設計團隊將會看到，新規則和約束導向型自動化能力的推出，解決了高密度互連（HDI）襯底制造的設計方法學問題，而這對于小型化和提高功能密度來說是一個重要的促進因素，因而得以使總
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Cadence SPB 芯片封裝 SiP
- Cadence發布了SPB 16.2版本，全力解決電流與新出現的芯片封裝設計問題。這次的最新版本提供了高級IC封裝/系統級封裝（SiP）小型化、設計周期縮減和DFM驅動設計，以及一個全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數字、模擬、RF和混合信號IC封裝設計師的效率。
設計團隊將會看到，新規則和約束導向型自動化能力的推出，解決了高密度互連（HDI）襯底制造的設計方法學問題，而這對于小型化和提高功能密度來說是一個重要的促進因素，因而得以使總體的封裝尺寸大大
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封裝 設計 Cadence SPB
- 如果你問不同的人，會得出截然相反的結論。
幾年前筆者參加過某EDA產品發布會后，咨詢一家國內某微電子所的專家對此意見，他說：“一套新的設計工具要20萬美元！相當于我們所一年的利潤，而且這只是一個設計工具！”頓時，筆者為高科技即將造福我國設計業的興奮勁兒被冷卻了。
但是你去問EDA公司，他們的觀點就不同了。最典型的，記得一家EDA廠商的老總說：你不要看一件東西本身的價格有多少，而要看它實際帶來的價值有多大？如果你拿一個工具可以開發一個流行的產品，帶來了100萬美元的
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EDA Cadence IC設計業 居龍先生
- 加州圣荷塞，2008年7月15日——全球電子設計創新領先企業Cadence設計系統公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產品，能夠讓設計師在創建和復用系統級芯片IP的過程中，將生產力提高10倍。C-to-Silicon Compiler中的創新技術成為溝通系統級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現和集成SoC。這種
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Cadence SoC C-to-Silicon Compiler 半導體
- 全球電子設計創新領先企業Cadence設計系統公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產品，能夠讓設計師在創建和復用系統級芯片IP的過程中，將生產力提高10倍。C-to-Silicon Compiler中的創新技術成為溝通系統級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現和集成SoC。這種重要的新功能對于開發新型SoC和系統級IP，用于消費電子、無
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Cadence C-to-Silicon Compiler
- 全球電子設計創新領先企業Cadence設計系統公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產品，能夠讓設計師在創建和復用系統級芯片IP的過程中，將生產力提高10倍。C-to-Silicon Compiler中的創新技術成為溝通系統級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現和集成SoC。這種重要的新功能對于開發新型SoC和系統級IP，用于消費電子、無
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Cadence RTL SoC IP
- 全球電子設計創新企業Cadence設計系統公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術公司包擴IBM、特許半導體制造公司和三星聯合開發RTL-to-GDSII 45納米流程，滿足高級節點設計需要。該參考流程基于對應Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來自Cadence的關鍵可制造性設計（De
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CADENCE Common Platform ARM RTL-to-GDSII 低功耗
- Cadence設計系統公司宣布其多種領先技術已經納入TSMC參考流程9.0版本中。這些可靠的能力幫助設計師使其產品更快地投入量產，提供了自動化的、前端到后端的流程，實現高良品率、省電型設計，面向晶圓廠的40納米生產工藝。
Cadence已經在多代的工藝技術中與TSMC合作，開發參考流程，提供低功耗設計能力和高級DFM方法學。通過參考流程9.0，Cadence將這些性能拓展到該晶圓廠的40納米工藝節點，使用光刻物理分析和強化的統計靜態時序分析能力，此外一直追隨TSMC參考流程的Cadence已經支
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Cadence 晶圓 設計 DFM 低功耗
- 全球電子設計創新企業Cadence設計系統公司(NASDAQ: CDNS)今天宣布其多種領先技術已經納入TSMC參考流程9.0版本中。這些可靠的能力幫助設計師使其產品更快地投入量產，提供了自動化的、前端到后端的流程，實現高良品率、省電型設計，面向晶圓廠的40納米生產工藝。
“TSMC和Cadence之間的合作提供了自動化的設計技術，這是在高級工藝節點上實現低風險和快速量產的必要技術，”TSMC設計基礎架構營銷部高級主管S.T. Juang說。
Cadence已經在多
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Cadence TSMC DFM
- 全球電子設計創新企業Cadence設計系統公司 (NASDAQ: CDNS)與領先的全球半導體晶圓廠UMC (NYSE: UMC, TSE: 2303)今天宣布推出基于通用功率格式（CPF）的低功耗參考設計流程，面向UMC 65納米工藝。該參考流程讓客戶能夠在使用UMC的低功耗套件時實現最佳的65納米低功耗設計，該套件中包含了基于CPF的庫和其他知識產權。
這種65納米低功耗參考流程使用UMC的“Leon”測試芯片作為參考設計。Leon是一個開放源碼的32位RISC微處理
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Cadence UMC 低功耗 Leon CPF
- 全球電子設計創新企業Cadence 設計系統公司(NASDAQ: CDNS)今天宣布推出首批兩款對應開放式驗證方法學（OVM）的高級測試平臺驗證IP（VIP）產品。這些改進能夠讓迅猛發展的OVM用戶團體輕松獲得Cadence®指標導向型驗證解決方案，可預測地實現高質量驗證閉合。AMBA® 3 AXI ™ 和AMBA AHB™ VIP已經在數百種設計中得以證明，現在作為多語言的通用驗證組件（Universal Verification Components ,UV
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Cadence OVM 驗證IP VIP
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