Cadence推出C-to-Silicon Compiler

　　加州圣荷塞，2008年7月15日——全球電子設計創新領先企業Cadence設計系統公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產品，能夠讓設計師在創建和復用系統級芯片IP的過程中，將生產力提高10倍。C-to-Silicon Compiler中的創新技術成為溝通系統級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現和集成SoC。這種重要的新功能對于開發新型SoC和系統級IP，用于消費電子、無線和有線網絡市場的公司尤其可貴。

　　“今年初，Cadence勾畫出它擴張到系統級相關領域的戰略，這是我們一個叫做的‘Sydney’重要內部聯盟倡議的一部分，”Cadence產品與技術部執行副總裁Jim Miller說，“C-to-Silicon Compiler是我們提供的第一款新產品，這是我們全盤愿景的一部分，讓客戶可以減少系統規格與設計實現之間的反復，并為IP創建與復用提高設計師的生產力,這些在消費電子、無線和有線網絡市場是特別重要的。”

　　C-to-Silicon Compiler讓工程師可以在更高的提取級別上工作，并且幫助硬件微架構的分析自動進行。設計師的生產力大大提高，因為該技術可以自動轉化和優化從C/C++和SystemC到可綜合的Verilog® RTL (包含斷言)所描述的提取行為，進行實現、驗證和SoC集成。

　　C-to-Silicon Compiler有兩個非常與眾不同的性能: 嵌入式邏輯綜合, 使用 Cadence Encounter® RTL Compiler 全局綜合確保高精確性和高質量的執行結果用于混合控制和數據分支的設計.; 以及一個 behavior-structure-timing 數據庫提供可以實現真實的增量綜合, 例如, 只重新綜合設計更改的部分, 而其余的部分不動. 最后, 是支持驗證, C-to-Silicon Compiler生成RTL的快速時序精準的硬件模型, 使用Incisive®硬件模擬和 Palladium®/Xtreme® 仿真加速產品進行快速映射到RTL驗證.

　　The C-to-Silicon Compiler 技術由大量來自客戶的投入開發而成,例如Hitachi 和Renesas, 他們正在進行從系統級IP開始的IC產品開發.. 

　　“從早期階段，Renesas就已經評估了C-to-Silicon Compiler，并在其開發過程中為Cadence提供了廣泛的指導，”瑞薩技術公司LSI產品技術部設計技術部門總經理Hisaharu Miwa說，“我們已經發現，C-to-Silicon Compiler在現有RTL基礎設計流程之上大大改良，我們最近已經將其應用于很多新IP設計中，讓Renesas的工程師獲得卓越的生產力。”

　　“Hitachi同Cadence合作進行C-to-Silicon Compiler開發已經兩年多了, 我們對結果非常滿意,” Hitachi硬件 MONOZUKURI部門-MONOZUKURI Innovation Operation設計平臺中心經理Teruhisa Shimizu說,  “我們正在規劃將C-to-Silicon Compiler 用于幾個產品的設計中. 這一機器自動生成的RTL相當于或者更優于人工生成的RTL,但是只需花費更少的精力. 我們期望這一新的技術將充分地提升生產力并在Hitachi 開發新的系統設計中提升品質..” 
 
　　“半導體供應商與嵌入式系統制造商面臨巨大壓力，要大大縮短開發周期，并提高工程效率。新設計的復雜性，以及在工程階段早期檢驗硬件和軟件的需要，正在驅動客戶和供應商對能夠描述更高提取層上硬件的技術提供支持，而這也恰好符合RTL設計與驗證流程，” Venture 
Development Corporation嵌入式軟件部高級分析師兼程序經理Matt Volckmann說，“。這次宣布推出C-to-Silicon 編譯器，Cadence有了更好的市場定位，利用其在系統驗證方面的領先地位，拓展到系統設計領域。”