Cadence推出SPB 16.2版本應對小型化產品設計挑戰

　　Cadence發布了SPB 16.2版本，全力解決電流與新出現的芯片封裝設計問題。這次的最新版本提供了高級IC封裝/系統級封裝（SiP）小型化、設計周期縮減和DFM驅動設計，以及一個全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數字、模擬、RF和混合信號IC封裝設計師的效率。

　　設計團隊將會看到，新規則和約束導向型自動化能力的推出，解決了高密度互連（HDI）襯底制造的設計方法學問題，而這對于小型化和提高功能密度來說是一個重要的促進因素，因而得以使總體的封裝尺寸大大縮小。通過促成團隊型設計，多個設計師可以同時進行同一個設計，從而可以縮短設計周期，讓總設計時間大大縮短，實現了快速上市。 當今業界圍繞低功耗設計，尤其是在無線設備以及使用電池的設備中，高效的供電網絡（PDN）對于滿足功耗管理目標是至關重要的。新的電源完整性技術讓設計師能夠高效率地解決供電設計問題，實現用電的充分性、高效性和穩定性。

　　此外，通過與制造設備領先廠商Kulicke & Soffa達成協議，Cadence使用 Kulicke & Soffa認證的鍵合線IP配置庫，實現了DFM導向型鍵合線設計，提高了產出率并減少了制造延遲。

　　SPB 16.2版本將于2008年第四季度上市。客戶可以在9月9日~11日舉行的CDNLive!硅谷會議上看到Allegro PCB及IC封裝/SiP流程的樣本，或者在9月8日注冊為techtorial會員。同時，SPB16.2版本將在9月14日~19日于圣克拉拉舉行的PCB West展會上的EMA展臺進行展示。