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西門子發布Tessent RTL Pro強化可測試性設計能力

EDA/PCB 西門子 Tessent RTL Pro 可測試性設計 |2023-10-19
Cadence推出Joules RTL Design Studio，將RTL生產力和結果質量提升到新的高度

EDA/PCB Cadence RTL |2023-07-17
Cadence擴展JasperGold平臺用于高級形式化RTL簽核

EDA/PCB Cadence RTL |2017-06-05
如何通過RTL分析、SDC約束和綜合向導更快推出FPGA設計

嵌入式系統 RTL SDC 綜合向導 FPGA |2017-06-04
Mentor Graphics Catapult 平臺將設計啟動到驗證收斂的

EDA/PCB Mentor RTL |2016-06-12
數字電路設計入門之數字設計的任務和兩項基本功

嵌入式系統 Verilog RTL |2016-04-20
FPGA入門者必讀寶典：詳述開發流程每一環節的物理含義和實現目標

嵌入式系統 FPGA RTL |2015-08-27
精確估算SoC設計動態功率的新方法

嵌入式系統 SoC RTL |2015-08-05
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嵌入式系統 SoC RTL |2015-08-01
不同的verilog代碼風格看RTL視圖之三

嵌入式系統 verilog RTL |2015-02-06
不同的verilog代碼風格看RTL視圖之二

嵌入式系統 verilog RTL |2015-01-26
不同的verilog代碼風格看RTL視圖之一

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嵌入式系統邏輯設計 IC RTL |2014-11-08
解析FPGA低功耗設計

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Excellicon工具被燦芯半導體采用，用以縮短時序收斂過程加快產品交付

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Synopsys IC Compiler II改變設計游戲規則后端物理設計吞吐量提高10倍

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Cadence宣布并購Forte Design Systems

網絡與存儲 Cadence SystemC RTL |2014-02-10
如何調試數字硬件設計

嵌入式系統數字硬件 RTL 參數測試 JTAG |2014-01-27
工程師設計手冊：集成“硬”IP模塊的幾點建議

電源與新能源 IP模塊工程師經驗談 GDSII |2013-10-05
基于時序邏輯等效性檢查方法的RTL驗證

EDA/PCB RTL 時序邏輯等效檢查方法 |2013-04-16
用RTL測試平臺驗證事務級IP模型

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Cadence推出新一代Encounter RTL-to-GDSII流程

EDA/PCB Cadence RTL-to-GDSII |2012-03-06
基于RTL綜合策略的狀態機優化方案

模擬技術 RTL 策略方案 |2012-01-04
在FPGA設計中使用Precision RTL 綜合實例

嵌入式系統綜合實例 RTL Precision 設計使用 FPGA |2010-06-24
Synopsys綜合和布局及布線生產效率提升兩倍

EDA/PCB Synopsys RTL 32納米 |2010-04-08
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中芯國際和新思科技攜手推出Reference Flow 4.0

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利用現成FPGA開發板進行ASIC原型開發

嵌入式系統 FPGA ASIC NRE RTL |2009-04-17
Magma　最新版Talus Design面世

EDA/PCB Magma RTL DFT Talus |2009-04-15
采用高級節點ICs實現從概念到推向消費者的最快途徑(08-100)

EDA/PCB Cadence ICs GDSII |2009-02-25
Cadence推出C-to-Silicon Compiler拓展系統級產品

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CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程

EDA/PCB CADENCE Common Platform ARM RTL-to-GDSII 低功耗 |2008-06-16
提高DFT設計測試覆蓋率的有效方法

測試測量寄存器邏輯存儲器 RTL 接口掃描模擬 |2008-05-26
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