HDL(Hardware Description Language)，是硬件描述語言。顧名思義，硬件描述語言就是指對硬件電路進行行為描述、寄存器傳輸描述或者結構化描述的一種新興語言。HDL文本輸入硬件描述語言是用文本的形式描述硬件電路的功能，信號連接關系以及時序關系。它雖然沒有圖形輸入那么直觀，但功能更強，可以進行大規模，多個芯片的數字系統的設計。常用的HDL有ABEL，VHDL和Verilog HDL等。
在集成電路設計（特別是超大規模集成電路的計算機輔助設計）的電子設計自動化領域中，Verilog是一種硬件描述語言，可以用它來對電子系統進行描述。Verilog是電氣電子工程師學會（IEEE）標準之一。
Verilog能夠在多種抽象級別對數字邏輯系統進行描述：既可以在晶體管級、邏輯門級進行描述，也可以在寄存器傳輸級對電路信號在寄存器之間的傳輸情況進行描述。除了對電路的邏輯功能進行描述，Verilog代碼還能夠被用于邏輯仿真、邏輯綜合，其中后者可以把寄存器傳輸級的Verilog代碼轉換為邏輯門級的網表，從而方便在現場可編程邏輯門陣列上實現硬件電路，或者讓硬件廠商制造具體的專用集成電路。設計人員還可以利用Verilog的擴展部分Verilog-AMS進行模擬電路和混合信號集成電路的設計。