Magma　最新版Talus Design面世

　　美國加州圣荷塞 2009年4月14日– 芯片設計解決方案供應商微捷碼（Magma®）設計自動化有限公司（納斯達克代碼：LAVA）日前宣布，該公司面向先進集成電路的全芯片綜合產品Talus® Design的最新版本正式面市。新版Talus® Design包括了一個增強的時序優化引擎、改善的內存使用效率以及先進的生產率改進，比如：創新性可用性、更為靈活的先進腳本語言以及領先的第三方可測性設計（DFT）產品支持。同時，Talus Design與Talus Vortex相結合，還提供了一個可用于實現最先進設計的完整RTL-to-GDS II解決方案，使得設計師不僅能在設計周期早期即完全優化和準確預測最終芯片性能，同時還能將設計迭代最小化。

　　Sigma Design作為一家Talus Design的早期采用公司，在近期多次高性能芯片的成功投片中都使用到了此產品。“在傳統流程中，每款工具所需的各類數據庫和文件的管理、輸入和輸出是一項復雜且耗時的任務，可能會在設計中引入錯誤，”Sigma Design公司工程部副總裁Jacques Martinella表示。“采用微捷碼的RTL-to-GDSII流程，所有設計數據均以名為Volcano™的單一二元制文件方式進行收集，不僅顯著簡化了數據管理，同時也改善了我們的總體生產率。該系統的緊密集成性以及Talus Design和Talus Vortex近期新添的增強功能正是Sigma決定采用微捷碼流程作為標準化流程的原因所在。”

　　“納米設計的技術問題一直與‘如何以更少時間、更少工程資源創造更為復雜、更為不同的芯片’的經濟壓力分不開，”微捷碼設計實施業務部總經理Premal Buch表示。“通過利用可用于Talus Vortex物理設計環境的相同優化分析引擎，Talus Design為設計師提供了高度的可預測性和生產率以滿足棘手的性能和設計周期需求。”

Talus Design: 快速、高容量的RTL和DFT綜合
　　通過利用微捷碼統一數據模型公認的高容量，再結合與Talus Design在更早期版本上已改善的內存使用效率，Talus Design無需層次化分區或是保護頻帶相關的時序約束即可綜合化數百萬例RTL設計。傳統工具容量有限，往往要求設計師將大型設計分割為許多個功能塊再進行綜合，大大限制了設計師優化設計的能力。而Talus Design具有高容量，可實現芯片綜合一次完成，或是整個芯片進行綜合、或是將芯片僅分為幾個大功能塊進行綜合，從而提供了卓越的優化效果；同時其增量細化功能使得設計的RTL的微小變動也能夠被快速地體現到實現流程中，完全無需耗時且易出錯的手工整體設計重編譯流程。細化引擎改進功能現在同時提供VHDL、Verilog和System Verilog語言支持。

　　為改善設計的可測性，Talus Design在整個綜合和物理設計流程中提供了由下至下和由下至上的層次化掃描插入支持；同時，它還擁有一個全面的可配置DFT流程檢查引擎，允許用戶分析并調試可測性問題。擁有這些功能以及與第三方測試解決方案的公認互操作性，Talus Design提供了全面的DFT支持。

Talus Design和Talus Vortex: 改善可預測性和生產率的單一解決方案
　　此完整的Magma Talus流程是基于統一數據模型而創建，在整個Talus RTL-to-GDSII流程中使用了單一的靜態時序分析工具，因此完全去除了綜合與物理設計間時序不一致問題。Talus Design使得邏輯設計師在數據并不完善的設計流程早期階段即可通過實驗來改善RTL和時序約束。這些早期優化功能去除了臨近設計周期結束時耗時的迭代工作，使得邏輯設計師能夠確保設計收斂不成問題、充滿高度自信心地向實現團隊交付設計。

　　通過使用單一的Volcano數據庫，包含并可自我記錄所有設計信息讓設計師受益匪淺，確保了一個完全沒有錯誤的邏輯和物理設計團隊間信息交流方式。同時，Magma Tcl腳本還可貫穿應用于整個工具流程中以幫助自動化簡化復雜任務，為設計師提供了一個能夠解決今天半導體設計所面臨的技術和市場問題的強大、高效的環境，。