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《設(shè)計(jì)100例》
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rtl-to-gdsii
Using GDSII layout data in Son...
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Using
GDSII
layout
Sonnet
analysis
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zhuanjifen
下載
Using GDSII layout data in Son...
積分：0分
Using
GDSII
layout
Sonnet
analysis
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zhuanjifen
下載
Writing TestbenchesFunctional Verification of HDL Models
積分：0分
hdl
rtl
|
wangderfvl
下載
Synopsys-RTL_coding
積分：0分
Synopsys
RTL
coding
|
Jason_Zhang
下載
新型高精度時(shí)鐘芯片RTL-4553
積分：0分
時(shí)鐘芯片
RTL-4553
|
xilinxue
下載
ASIC設(shè)計(jì)驗(yàn)證
積分：0分
SYNPLICITY
FPGA
ASIC
設(shè)計(jì)驗(yàn)證
Certify
SOC
RTL
|
foolish_girl
下載
Verilog邏輯仿真(3)
積分：0分
Verilog
任務(wù)
函數(shù)
綜合
RTL
|
foolish_girl
下載
用多片F(xiàn)PGA進(jìn)行ASIC設(shè)計(jì)驗(yàn)證的分區(qū)和綜合技術(shù)
積分：0分
SYNPLICITY
FPGA
ASIC
設(shè)計(jì)驗(yàn)證
Certify
SOC
RTL
|
foolish_girl
下載
從ESL到GDSII的流暢SoC設(shè)計(jì)
積分：0分
ESL
GDSII
SoC
SPIRIT
配置系統(tǒng)級(jí)
系統(tǒng)模型
|
foolish_girl
下載
pcit32_verilog_lattice代碼
積分：0分
Lattice
32-Bit
PCI
ispMACH
RTL
HDL
MACH
|
tvro_china
下載
基于FPGA的全數(shù)字Costas環(huán)的設(shè)計(jì)與實(shí)現(xiàn)
積分：0分
Costas環(huán)
載波恢復(fù)
FPGA
RTL
DDS
|
sylar
下載
跨時(shí)鐘域設(shè)計(jì)經(jīng)典
積分：0分
Multi-Asynchronous Clock Desings
ASIC
MTBF
SDF
RTL
FIFO
|
Jason_Zhang
下載
夏宇聞著作《從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)》虛擬器件和虛擬接口模型
積分：0分
虛擬器件
虛擬接口模型
大型數(shù)字系統(tǒng)
宏單元
Cores
RTL
Verilog HDL
VHDL
|
tvro_china
下載
FPGACPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享
積分：0分
FPGA
CPLD
數(shù)字電路
時(shí)序設(shè)計(jì)
時(shí)延路徑
RTL
建立時(shí)間
保持時(shí)間
|
Jason_Zhang
下載
FPGACPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享
積分：0分
FPGA
CPLD
數(shù)字電路
RTL
時(shí)延路徑
時(shí)序模型
|
Jason_Zhang
下載
Lattice Designing a 33MHz, 32-Bit PCI Target
積分：0分
Lattice
PCI
ispMACH Devices
RTL
HDL
MACH
|
tvro_china
下載
FFT_report
積分：0分
FFT
VHDL
RTL
HDL
IEEE
DFT
ROM
RAM
|
tvro_china
下載
an360 設(shè)計(jì)仿真模型for the POS-PHY Level 4 MegaCore
積分：0分
Altera
Updating Simulation Models
POS-PHY
PLL
LVDS
RTL
|
tvro_china
下載
FPGA應(yīng)用文檔：將YCrCb轉(zhuǎn)為RGB
積分：0分
Xilinx
YcrCb
RGB
HDL
RTL
Color-Space Converter
|
tvro_china
下載
CIC Xilinx FPGA trainning HDL code guide
積分：0分
CIC
Xilinx Synthesis
FPGA
RTL
Verilog HDL
|
Hongjun
下載
CIC Xilinx FPGA training - simulation flow with ModelSim
積分：0分
CIC
Xilinx FPGA
Simulation Flow
ModelSim
RTL
|
Hongjun
下載
IC 設(shè)計(jì)行業(yè)的朋友們推薦優(yōu)秀的書籍和相關(guān)資料
積分：0分
IC設(shè)計(jì)
HDL
Test
Functional Verification
RTL
ASIC
FPGA
|
Tony
下載
擴(kuò)頻載波通信電路KT8341的設(shè)計(jì)
積分：0分
RTL
GDS2
邏輯綜合
直接序列擴(kuò)頻
偽隨機(jī)碼序列
|
電子產(chǎn)品世界
下載
TINIS400外部串口參考設(shè)計(jì)
積分：0分
Texas Instruments
TINIS400外部串口
DSTINIS400
Verilog RTL
|
電子產(chǎn)品世界
下載
EDA學(xué)習(xí)資料
積分：0分
EDA技術(shù)
CPLD
FPGA
VHDL
寄存器傳輸級(jí)(RTL)
|
電子產(chǎn)品世界
下載
physical desige for soc_by_froghqh
積分：0分
soc
DRAM
GDSII
|
電子產(chǎn)品世界
下載
用來(lái)實(shí)現(xiàn)DSP算法的C合成方法
積分：0分
DSP算法
C合成方法
RTL
|
電子產(chǎn)品世界
下載
關(guān)于視頻壓縮
積分：0分
視頻壓縮
DCT/IDCT
RTL
|
電子產(chǎn)品世界
下載
RTL代碼優(yōu)化的文章
積分：0分
RTL
代碼優(yōu)化
|
電子產(chǎn)品世界
下載
Synopsys - Describing Synthesizable RTL in SystemC
積分：0分
Synopsys
Synthesizable RTL
SystemC
|
電子產(chǎn)品世界
下載
Verilog RTL Coding and Synthesis Mismatch
積分：0分
Verilog
RTL Coding
Synthesis
Mismatch
|
電子產(chǎn)品世界
下載
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