西門子發(fā)布Tessent RTL Pro強化可測試性設計能力

西門子數字化工業(yè)軟件近日推出 Tessent? RTL Pro 創(chuàng)新軟件解決方案，旨在幫助集成電路 (IC) 設計團隊簡化和加速下一代設計的關鍵可測試性設計 (DFT) 任務。

隨著 IC 設計規(guī)模不斷增大、復雜性持續(xù)增長，工程師需要在設計早期階段發(fā)現(xiàn)并解決可測試性問題，西門子的 Tessent 軟件可以在設計流程早期階段分析和插入大多數 DFT 邏輯，執(zhí)行快速綜合，運行 ATPG（自動測試向量生成），以發(fā)現(xiàn)和解決異常模塊并采取適當的措施，滿足客戶不斷增長的需求。

Tessent RTL Pro進一步擴展了 Tessent 產品組合的設計編輯功能，可在設計流程早期自動完成測試點、封裝器單元和 X-bounding 邏輯的分析和插入，有助于客戶縮短設計周期，改進設計的可測試性。與其他解決方案不同，Tessent RTL Pro 可處理復雜的 Verilog 和 SystemVerilog 結構，同時保持原始 RTL 設計的風格。

半導體公司 Renesas 目前已采用 Tessent RTL Pro 來推進其“左移” (Shift-left) 工作。Renesas Electronics Corporation 共享研發(fā)EDA業(yè)務部數字設計技術部門資深 EDA 主任工程師 Tatsuya Saito表示：“使用 Tessent RTL Pro 進行下一代汽車半導體設計，能夠幫助 Renesas 延續(xù)左移策略，減少傳統(tǒng)設計流程的迭代次數，我們現(xiàn)在不僅可以完成這個既定目標，同時還能保持一流的覆蓋率和向量數量，為后端和驗證團隊提供包含 Tessent IP（包括 RTL 中的 VersaPoint 測試點）的相同完整設計視圖，這對 Renesas 提升競爭力而言至關重要。”

新解決方案與西門子 Tessent DFT 工具配合使用能夠實現(xiàn)先進功能，Tessent RTL Pro 能夠分析 RTL 復雜性及其對測試點插入的適應性，從而評估是否能夠高效地編輯用戶的 RTL 結構，這是在整個設計過程中添加測試點時的一個關鍵因素，能夠幫助用戶縮短設計周期，加快產品上市速度。

在綜合之前添加 DFT 邏輯時，Tessent RTL Pro 的“左移”功能有助于增強第三方工具優(yōu)化面積和時序的能力，在門級電路中只需執(zhí)行掃描鏈插入。設計插入在 RTL 開發(fā)階段進行，利用 RTL 輸出，實現(xiàn)與第三方綜合和驗證軟件的無縫集成。此外，RTL Pro 生成的設計文件可與任何下游的綜合或驗證流程配合使用，而無需封閉流程。

西門子數字化工業(yè)軟件Tessent部門副總裁兼總經理Ankur Gupta表示：“Tessent RTL Pro 繼續(xù)履行西門子的使命，為芯片設計人員和 DFT 工程師提供業(yè)界領先的解決方案，用于其設計流程。由于能夠在設計的 RTL 階段中分析和插入封裝器單元、X-bounding 邏輯和 VersaPoint 測試點，客戶現(xiàn)在可以顯著提高其設計的可測試性，從而進一步推進其左移計劃。”