TSMC與生態(tài)環(huán)境伙伴連手推出16FinFET及三維集成電路參考流程

　　TSMC近日宣布，在開放創(chuàng)新平臺(Open Innovation Platform^®, OIP)架構下成功推出三套全新經(jīng)過硅晶驗證的參考流程，協(xié)助客戶實現(xiàn)16FinFET系統(tǒng)單芯片(SoC)與三維芯片堆疊封裝設計，電子設計自動化領導廠商與TSMC已透過多種芯片測試載具合作開發(fā)并完成這些參考流程的驗證。

　　TSMC全新的參考流程如下：(一)16FinFET數(shù)字參考流程提供完整的技術支持協(xié)助解決后平面式(Post-Planar)芯片設計的挑戰(zhàn)，包括粹取(Extraction)、量化線距布局(Quantized Pitch Placement)、低VDD電壓操作、電遷移、以及電源管理;(二)16FinFET客制化設計參考流程提供包括模擬、混合信號、客制化數(shù)字與內(nèi)存等晶體管級客制化設計與驗證;(三)三維集成電路(3D IC)參考流程能夠克服以三維堆棧方式進行垂直整合時所帶來的新挑戰(zhàn)。

　　TSMC研究發(fā)展副總經(jīng)理侯永清博士表示：「這些參考流程讓設計人員能夠立即采用TSMC的16FinFET工藝技術進行設計，并且為發(fā)展穿透晶體管堆棧(Through Transistor Stacking, TTS)技術的三維集成電路鋪路。對于TSMC及其開放創(chuàng)新平臺設計生態(tài)環(huán)境伙伴而言，及早并完整地提供客戶先進的硅芯片與生產(chǎn)技術著實是一項重大的里程碑。」

　　16FinFET數(shù)字參考流程

　　16FinFET數(shù)字參考流程使用ARM CortexTM-A15多核心處理器做為驗證載具，協(xié)助設計人員采用此項新技術克服與FinFET結構相關的挑戰(zhàn)，包括復雜的三維電阻電容模型(3D RC Modeling)與量化組件寬度(Quantized Device Width)。此參考流程亦提供改善16納米工藝功耗、效能與面積的方法，包括低電壓操作分析、高電阻層繞線優(yōu)化以便將電路電阻降到最低、以及針對以路徑與繪圖為基礎的分析(Path-Based Analysis and Graphic-Based Analysis)進行比對以改善自動布局繞線(Automatic Place and Route, APR)的時序收斂(Timing Closure)。

　　16FinFET客制化設計參考流程

　　16FinFET客制化設計參考流程藉由解決在16FinFET工藝下復雜度提升的挑戰(zhàn)來協(xié)助客戶實現(xiàn)客制化設計，并提供符合16納米制造及可靠性之設計法則。

　　三維集成電路參考流程

　　三維集成電路工藝藉由整合多個芯片于同一系統(tǒng)上以顯著提升在尺寸微縮、功耗與效能方面的優(yōu)勢，TSMC提供的三維集成電路參考流程能夠解決以三維堆棧方式進行垂直整合時所帶來的新挑戰(zhàn)，其主要特性包括穿透晶體管堆棧技術、硅穿孔(Through Silicon Via, TSV)/微凸塊及背面金屬繞線(Microbump and Back-side Metal Routing)、以及硅穿孔對硅穿孔耦合粹取(TSV-to-TSV Coupling Extraction)。