臺積電推20nm及CoWoS參考流程

　　臺積電9日宣布，已領先業界成功推出支援20nm制程與CoWoS(ChiponWaferonSubstrate)技術的設計參考流程，展現該公司在開放創新平臺(OpenInnovationPlatform,OIP)架構中，支援20nm與CoWoS技術的設計環境已準備就緒。

　　臺積電強調，20nm參考流程，是采用現行經過驗證的設計流程協助客戶實現雙重曝影技術(DoublePatterningTechnology,DPT)，藉由雙重曝影技術所需知識的布局與配線(PlaceandRoute)、時序(Timing)、實體驗證(PhysicalVerification)及可制造性設計(DesignforManufacturing,DFM)，電子設計自動化(EDA)領導廠商通過驗證的設計工具能夠支援臺積電的20nm制程。

　　此外，臺積電指出，通過矽晶片驗證的CoWoS參考流程，則能夠整合多晶片以支援高頻寬與低功耗應用，加速三維積體電路(3DIC)設計產品的上市時間，晶片設計業者亦受惠于能夠使用電子設計自動化廠商現有的成熟設計工具進行設計。

　　臺積電研發副總侯永清表示，以上參考流程能夠完整的，將臺積電先進的20奈米與CoWoS技術提供給晶片設計業者，以協助其盡早開始設計開發產品。而對于臺積電及其開放創新平臺設計生態環境伙伴而言，首要目標即在于能夠及早、并完整地提供先進的矽晶片與生產技術給客戶。