- Alphawave Semi 公司宣布其 UCIe IP 子系統在 TSMC N2 工藝上成功流片，支持 36G 芯片間數據傳輸速率。該 IP 與 TSMC 的 Chip-on-Wafer-on-Substrate (CoWoS)先進封裝技術完全集成，為下一代芯片 let 架構解鎖了突破性的帶寬密度和可擴展性。這一里程碑，基于 Alphawave Semi 最近發布的 AI 平臺，展示了其支持未來異構 SoC 和擴展超大規模 AI 和 HPC 工作負載的能力。通過這次流片，Alphawave Semi 成
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臺積電 N2
- 4月26日消息，在近日舉辦的北美技術論壇上，臺積電首次公開了N2 2nm工藝的缺陷率(D0)情況，比此前的7nm、5nm、3nm等歷代工藝都好的多。臺積電沒有給出具體數據，只是比較了幾個工藝缺陷率隨時間變化的趨勢。臺積電N2首次引入了GAAFET全環繞晶體管，目前距離大規模量產還有2個季度，也就是要等到年底。N2試產近2個月來，缺陷率和同期的N5/N4差不多，還稍微低一點，同時顯著優于N7/N6、N3/N3P。從試產到量產半年的時間周期內，N7/N6的綜合缺陷率是最高的，N3/N3P從量產開始就低得多了，
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臺積電 N2 2nm 缺陷率 3nm 5nm 7nm
- 4月15日，AMD宣布其新一代Zen 6 EPYC處理器「Venice」正式完成投片（tape out），成為業界首款采用臺積電2nm（N2）制程技術的高效能運算（HPC）處理器，預計將于明年上市。這也是AMD首次拿下臺積電最新制程工藝的首發，而以往則都是由蘋果公司的芯片首發。N2是臺積電首個依賴于全環繞柵極晶體管（Gate All Around，GAA）的工藝技術，預計與N3（3nm）相比，可將功耗降低24%至35%，或者在相同運行電壓下的性能提高15%，同時晶體管密度是N3的1.15倍，這些提升主要得
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AMD N2 制程 臺積電
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