- 基于VHDL和發接復用器的SDH系統設計及FPGA仿真, 針對目前國內SDH系統中還沒有一個專門的E1分接復用芯征，本文介紹一種用高級硬件描述語言VHDL及狀態轉移圖完成該發接復用器的設計的新型設計方法及其FPGA實現。并給出了用Xilinx FoundaTIon tools EDA軟件設計的
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設計 FPGA 仿真 系統 SDH VHDL 復用器 基于
- 基于FPGA和VHDL語言的多按鍵狀態識別系統, 這里提出一種利用FPGA的I/0端口數多和可編程的特點，采用VHDL語言的多按鍵狀態識別系統，實現識別60個按鍵自由操作，并簡化MCU的控制信號。 2 系統設計方案 FPGA是一種可編程邏輯器件，它具有良好性能、極高
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狀態 識別 系統 按鍵 語言 FPGA VHDL 基于
- 摘要：介紹了SDH系統中的接口電路――數字分接復用器的VHDL設計及FPGA實現。該分接復用器電路用純數字同步方式實現，可完成SDH系統接口電路中7路（可擴展為N路）E1數據流的分接和復用。該設計顯示了用高級硬件描述語
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FPGA VHDL SDH 接口
- VHDL是隨著可編輯邏輯器件（PLD）的發展而發展起來的一種硬件描述語言。它是1980年美國國防部VHSIC（超高速集...
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PLD VHDL 機頂盒 信源
- 數字通信網中，幀同步是同步復接設備中最重要的部分，他包括幀同步碼的產生和幀同步碼的識別，其中接收端的幀同步識別電路的結構對同步性能的影響是主要的。
1 工作原理
實現幀同步的基本方法是在發送端預先規
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算法 同步 實現 語言 VHDL
- 在通信系統中，由于信道存在大量的噪聲和干擾，使得經信道傳輸后的接收碼與發送碼之間存在差異，出現誤碼。在...
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VHDL 編譯碼器 線性分組碼
- 數字信號在傳輸過程中受到干擾的影響，降低了其傳輸的可靠性，線性分組碼作為一種常用的信道編碼，在通信傳輸系統中應用廣泛。在對線性分組碼的編譯碼規則研究基礎上，討論了生成矩陣、監督矩陣與錯誤圖樣集之間的關系，在Max+PlusⅡ開發環境中，用VHDL語言設計線性分組碼編譯碼器，對其各項設計功能進行了仿真和驗證。結果表明，該設計正確，其功能符合線性分組碼編譯碼器的要求。
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VHDL 線性 分組碼 編譯碼器
- 本設計采用可編程芯片和VHDL語言進行軟硬件設計，不但可使硬件大為簡化，而且穩定性也有明顯提高。由于可編程芯片的頻率精度可達到50 MHz，因而計時精度很高。本設計采用逐位設定預置時間，其最長時間設定可長達99小
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240C Q240 VHDL 240
- 應用VHDL語言設計數字系統，大部分設計工作可在計算機上完成，從而縮短系統開發時間，提高工作效率。下面介紹...
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VHDL 交通燈控制器
- IP(IntellectualPropcrty)就是常說的知識產權。美國Dataquest咨詢公司將半導體產業的IP定義為用于ASIC...
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IP核 晶閘管 EDA VHDL
- VHDL設計的串口通信程序,本模塊的功能是驗證實現和PC機進行基本的串口通信的功能。需要在
PC機上安裝一個串口調試工具來驗證程序的功能。
程序實現了一個收發一幀10個bit（即無奇偶校驗位）的串口控
制器，10個bit是1位起始位，8個數據位
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程序 通信 串口 設計 VHDL
- 傳統的定時器硬件連接比較復雜，可靠性差，而且計時時間短，難以滿足需要。本設計采用可編程芯片和VHDL語言進行軟硬件設計，不但可使硬件大為簡化，而且穩定性也有明顯提高。由于可編程芯片的頻率精度可達到50 MHz，因而計時精度很高。本設計采用逐位設定預置時間，其最長時間設定可長達99小時59分59秒。完全可以滿足用戶的需要，使用也更為方便。
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VHDL 定時器
vhdl-ams介紹
即IEEE 1076.1標準。
VHDL-AMS是VHDL的一個分支，它支持模擬、數字、數模混合電路系統的建模與仿真。
http://www.eda.org/vhdl-ams/
Verilog-AMS與之類似。支持模擬、數字、數模混合電路系統的建模與仿真。
http://www.eda.org/verilog-ams/
The VHDL-AMS language [
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