ASIC和SoC設計中嵌入式存儲器的優化

功率

強大的編譯器加之先進的電路設計，可極大地降低動態功耗（CV2f），并可通過利用多芯片組、先進的計時方法、偏置方法、晶體管Leff特征控制以及多重供應電壓（VT）優化等技術最大限度地降低泄露功率。設計師可綜合運用這些存儲器技術，通過電壓和頻率的調整以及多電源域的利用，得到最理想的結果。

速度

為獲得一流的存儲器性能，先進設計技術的充分利用至關重要。設計師可利用存儲器編譯器對速度（比如存取時間或循環時間）、空間、動態功耗以及靜態功耗（泄露功率）等因素進行權衡，得到所需要的最優組合。在通過多種VT技術、多芯片組以及多種存儲單元等的綜合選用，改進存儲器塊的同時，輔以節能設計技術，同樣可以獲得較高速度。

可靠性與良率

晶體管體積和能耗的大幅下降，雖然使噪聲容限明顯減小，但也對極深亞微米芯片的可靠性帶來了影響。因此，為提高良率，改善運行的可靠性，需采用ECC和冗余技術。

由于現在SoC的位元數已十分龐大，因此，嵌入式存儲器便成為了決定SoC良率的最重要因素。在提高存儲器良率方面，由于可減少批量生產時間，控制測試與修復成本，因此專有測試與修復資源具有重要作用。采用一次可編程存儲技術制造的存儲器IP，在芯片制造完成后，發生存儲信息失效時，其內置自修復功能便可對存儲器陣列進行修復。理想情況下，為在生產測試過程中，快速進行修復編程，存儲器編譯器的修復功能需與硅片測試工具緊密集成。

對于設計師來說極其重要的是，可根據需要選擇由晶圓代工企業制造位單元，或者進行自我設計。需進行定制設計時，與理解定制設計且可為各流程節點提供硅片數據的嵌入式存儲器供應商進行合作，具有極大的幫助作用。有了先進的設計技術，即使不需要額外的掩膜和流程修正，亦可最大限度地提高良率和可靠性。

密度

在存儲器IP的選擇上一個重要的考慮因素是，能否為各流程節點選擇不同的存儲器密度。先進的存儲器編譯器允許設計師在密度與速度之間進行權衡，比如，是選擇高密度（HD）位單元還是選擇高電流位單元。

設計師還可借助靈活的列多路復用等功能，通過控制存儲器占用形狀（可變寬度、可變高度，或正方形），優化SoC布局規劃，進而最大限度地減小存儲器對芯片整體大小的影響。部分存儲器編譯器還支持sub-words（位和字節可寫）、功率網格生成等功能，可最大限度地優化功率輸出。此外，靈活的端口分配（一個端口用于讀或寫，第二個端口用于讀和寫）亦可節省SRAM、CAM和寄存器文件的占用空間。

兩種嵌入式存儲器IP架構的密度關系如圖4所示。與6晶體管（6T）位單元相比，位容量一定時，單晶體管（1T）位單元最多可減少50%的芯片空間。在設計中，對速度要求較低而密度要求較高時，1T式架構是較為理想的選擇。由于可采用批量CMOS流程，省卻了額外的掩膜環節，因而有益于成本壓縮。在高速應用方面，設計師可采用6T甚至8T位單元來滿足其速度要求。


圖4：存儲器密度與不同嵌入式存儲器IP架構的比例關系。