ASIC和SoC設(shè)計(jì)中嵌入式存儲(chǔ)器的優(yōu)化

功率

強(qiáng)大的編譯器加之先進(jìn)的電路設(shè)計(jì)，可極大地降低動(dòng)態(tài)功耗（CV2f），并可通過利用多芯片組、先進(jìn)的計(jì)時(shí)方法、偏置方法、晶體管Leff特征控制以及多重供應(yīng)電壓（VT）優(yōu)化等技術(shù)最大限度地降低泄露功率。設(shè)計(jì)師可綜合運(yùn)用這些存儲(chǔ)器技術(shù)，通過電壓和頻率的調(diào)整以及多電源域的利用，得到最理想的結(jié)果。

速度

為獲得一流的存儲(chǔ)器性能，先進(jìn)設(shè)計(jì)技術(shù)的充分利用至關(guān)重要。設(shè)計(jì)師可利用存儲(chǔ)器編譯器對(duì)速度（比如存取時(shí)間或循環(huán)時(shí)間）、空間、動(dòng)態(tài)功耗以及靜態(tài)功耗（泄露功率）等因素進(jìn)行權(quán)衡，得到所需要的最優(yōu)組合。在通過多種VT技術(shù)、多芯片組以及多種存儲(chǔ)單元等的綜合選用，改進(jìn)存儲(chǔ)器塊的同時(shí)，輔以節(jié)能設(shè)計(jì)技術(shù)，同樣可以獲得較高速度。

可靠性與良率

晶體管體積和能耗的大幅下降，雖然使噪聲容限明顯減小，但也對(duì)極深亞微米芯片的可靠性帶來了影響。因此，為提高良率，改善運(yùn)行的可靠性，需采用ECC和冗余技術(shù)。

由于現(xiàn)在SoC的位元數(shù)已十分龐大，因此，嵌入式存儲(chǔ)器便成為了決定SoC良率的最重要因素。在提高存儲(chǔ)器良率方面，由于可減少批量生產(chǎn)時(shí)間，控制測(cè)試與修復(fù)成本，因此專有測(cè)試與修復(fù)資源具有重要作用。采用一次可編程存儲(chǔ)技術(shù)制造的存儲(chǔ)器IP，在芯片制造完成后，發(fā)生存儲(chǔ)信息失效時(shí)，其內(nèi)置自修復(fù)功能便可對(duì)存儲(chǔ)器陣列進(jìn)行修復(fù)。理想情況下，為在生產(chǎn)測(cè)試過程中，快速進(jìn)行修復(fù)編程，存儲(chǔ)器編譯器的修復(fù)功能需與硅片測(cè)試工具緊密集成。

對(duì)于設(shè)計(jì)師來說極其重要的是，可根據(jù)需要選擇由晶圓代工企業(yè)制造位單元，或者進(jìn)行自我設(shè)計(jì)。需進(jìn)行定制設(shè)計(jì)時(shí)，與理解定制設(shè)計(jì)且可為各流程節(jié)點(diǎn)提供硅片數(shù)據(jù)的嵌入式存儲(chǔ)器供應(yīng)商進(jìn)行合作，具有極大的幫助作用。有了先進(jìn)的設(shè)計(jì)技術(shù)，即使不需要額外的掩膜和流程修正，亦可最大限度地提高良率和可靠性。

密度

在存儲(chǔ)器IP的選擇上一個(gè)重要的考慮因素是，能否為各流程節(jié)點(diǎn)選擇不同的存儲(chǔ)器密度。先進(jìn)的存儲(chǔ)器編譯器允許設(shè)計(jì)師在密度與速度之間進(jìn)行權(quán)衡，比如，是選擇高密度（HD）位單元還是選擇高電流位單元。

設(shè)計(jì)師還可借助靈活的列多路復(fù)用等功能，通過控制存儲(chǔ)器占用形狀（可變寬度、可變高度，或正方形），優(yōu)化SoC布局規(guī)劃，進(jìn)而最大限度地減小存儲(chǔ)器對(duì)芯片整體大小的影響。部分存儲(chǔ)器編譯器還支持sub-words（位和字節(jié)可寫）、功率網(wǎng)格生成等功能，可最大限度地優(yōu)化功率輸出。此外，靈活的端口分配（一個(gè)端口用于讀或?qū)懀诙€(gè)端口用于讀和寫）亦可節(jié)省SRAM、CAM和寄存器文件的占用空間。

兩種嵌入式存儲(chǔ)器IP架構(gòu)的密度關(guān)系如圖4所示。與6晶體管（6T）位單元相比，位容量一定時(shí)，單晶體管（1T）位單元最多可減少50%的芯片空間。在設(shè)計(jì)中，對(duì)速度要求較低而密度要求較高時(shí)，1T式架構(gòu)是較為理想的選擇。由于可采用批量CMOS流程，省卻了額外的掩膜環(huán)節(jié)，因而有益于成本壓縮。在高速應(yīng)用方面，設(shè)計(jì)師可采用6T甚至8T位單元來滿足其速度要求。


圖4：存儲(chǔ)器密度與不同嵌入式存儲(chǔ)器IP架構(gòu)的比例關(guān)系。