臺積電釋放十大信號，對EDA、IP、IC設計和半導體設備商將產生怎樣的影響？

　　代工大佬臺積電每年都會為其客戶們舉辦兩次大型活動-春季的技術研討會和秋季的開放創新平臺(OIP)生態系統論壇。春季會議主要提供臺積電在以下幾個方面的最新進展：

　　(先進)硅工藝開發現狀;

　　設計支持和EDA參考流程資格;

　　(基礎、內存和接口)IP可用性;

　　先進封裝;

　　制造能力和投資活動。

　　OIP論壇則簡要介紹自春季技術研討會以來臺積電在上述主題上的最新情況，并給EDA供應商、IP供應商和最終客戶提供一個機會，以展示他們分別(以及和臺積電合作)在解決先進工藝節點需求和挑戰方面的進展。本文總結了最近在加利福尼亞州圣克拉拉舉行的臺積電第10屆年度OIP論壇的十大亮點。

　　(10)EDA合作伙伴和IP供應商的早期參與模式

　　臺積電提供了一份極具說服力的圖表，展示了IP供應商參與模式近年來的變化，以及由此導致的新客戶流片(NTO)工藝導入的加速。

　　臺積電釋放十大信號，對EDA、IP、IC設計和半導體設備商將產生怎樣的影響?

　　臺積電北美公司總裁DavidKeller表示，采用臺積電先進工藝的客戶現在可以在PDKv0.1階段就參與進來，享有“更精細調整”和“改進設計以及優化工藝”的機會。

　　這種方式可以使得客戶在PDKv1.0階段的工藝認證時間縮短一半，也更接近工藝節點進入生產階段的時間表。當然它的風險在于，早期采用者必須非常擅長進行評估，以及隨著PDK數據從v0.1到v1.0的日益成熟而快速更改設計。盡管有風險，客戶依然對臺積電改變其參與模式和進行資源投資以加速發布高級工藝設計支持表示了贊賞。

　　(9)臺積電、EDA供應商和云服務

　　OIP論壇展示了在支持將設計流程轉換成云計算服務方面的多項進展，包括最終客戶流片示例、云提供商能力介紹、為云資源提供“店面”的EDA供應商(Cadence、Synopsys)。數據安全方面顯然取得了重大進展：

　　臺積電支持與其PDK和IP數據相關的產品的安全性。探討了用于不同EDA流程，采用單線程、多線程和分布式運算場景的服務器內核、內存和存儲類型。

　　當然還有其他重點領域：

　　加速云項目“啟動”任務;

　　優化數據通信要求(和相關帶寬)，以便在客戶的主機環境和云服務之間傳輸設計數據和流程結果;

　　針對特定EDA流程優化分配的云計算/內存資源(與吞吐量相比)。

　　MicrosoftAzure小組的演示文稿將這種方式稱為“云原生”和“天生在云”的EDA流程開發。

　　在本地部署和云端執行之間分配和管理客戶的EDA軟件許可證。

　　云店面不僅支持在客戶私有云中托管的專用許可證服務器，也可以通過VPN與本地許可證服務器通信。

　　有媒體提出了他們關注的主要問題：

　　“云資產保護的保險業政策尚不清楚。”

　　“我正在尋求與EDA供應商簽訂新的、更靈活的軟件許可證分配業務條款。云可以幫助我為尖峰工作負載快速分配計算服務器，但我仍需要完整的(昂貴的)EDA許可證。我需要被說服將項目遷移到云計算的投資回報率是巨大的。”

　　(8)N22ULP/N22ULL

　　N22是在N28節點上進行工藝尺寸縮減的“半節點”。(即N28設計直接進行光學布局縮減即可)

　　所有22ULP的設計套件和基礎IP都已準備就緒，2018年第四季度可提供完整的接口IP。22ULP的嵌入式DRAMIP也將于19年6月問世。(請注意，客戶仍然對嵌入式DRAM抱有強烈興趣。)

　　臺積電正在集中精力開發用于低漏電應用的22ULL工藝，研究重點包括平面器件Vt(Ion與Ioff)選項、低VDD(例如，對于22ULL，標稱VDD=0.6V)時的模型開發和IP特性。可使用該工藝生產低泄漏(EHVT)器件。22ULL目標器件包括基于低功耗微控制器的SoC設計，以及支持藍牙低功耗(BLE)接口的芯片，對IoT邊緣設備來說這些芯片都很常見。

　　臺積電將22ULL的啟用分成兩個階段進行，現在已經推出適用于0.8V/0.9VVDD的v1.0設計套件，2019年6月將提供0.6VVDDPDK和IP支持。需要注意的是，22ULL中的SRAM設計將采用雙電源供電，內部陣列采用0.8V(由位單元VDD_min驅動)，外圍電路為0.6V。

　　(7)封裝

　　臺積電提供的各種封裝技術依然奪人耳目。從高端客戶需求(比如CoWoS)到低成本集成(比如集成式扇出、或者InFO晶圓級扇出分布)，臺積電實現了各種獨特的封裝技術覆蓋。簡而言之，在OIP生態系統論壇上展示的先進封裝技術包括：

　　晶圓級芯片規模封裝(WLCSP)集成

　　論壇展示了一個粘合到CMOS硅片上的MEMS傳感器(帶帽)的樣例：

　　基板上的InFO

　　InFO和BGA設計的混合體，其中多個InFO連接到基板載體上;2/2umW/S在硅片之間互聯;40um微凸塊I/O間距。

　　基板上的InFO和內存

　　和基板上的InFO類似，一個HBM內存硅片堆疊到臨近的硅片上。

　　CoWoS增強

　　C4凸塊間距和掩模版尺寸(拼接)功能將在2019年實現突破和增強。

　　集成片上系統(SoIC)

　　利用硅通孔實現多個硅片的3D垂直堆疊;2019年第一季度在EDA流程中實現設計支持(例如TSV感知物理設計、硅片間DRC/LVS、基于3D耦合的提取、完整的SI/PI分析。)。