EUV吞吐量/掩膜/成本/光罩/產(chǎn)能/工藝步驟深度分析，臺積電、格羅方德、英特爾都已準(zhǔn)備好？

　　目前EUV的光罩版成本大約是ArFi的6倍。ASML的Mike Lercel與Photronics一起研究得出的結(jié)論是，一旦EUV上量，成熟的EUV光罩成本會降低到ArFi的2倍到3倍，這種對比對我來說似乎是合理的。

　　在圖6中，分別假設(shè)EUV光罩成本是ArFi的6倍、4倍和2倍，我比較了5nm工藝下一個完整光罩套件的分?jǐn)偝杀?。?dāng)是4倍時，兩種光罩套件的分?jǐn)偝杀静畈欢?，因為大部分被EUV取代的多重圖案工藝使用的就是4個AiFi掩模。當(dāng)小于4倍時，EUV光罩成本比光學(xué)光罩成本更便宜。

　　圖6 完整光罩套件的分?jǐn)偝杀?/p>

　　另一個關(guān)鍵的問題是，對于5nm的光學(xué)或EUV光罩套件，都必須在光罩套件上生產(chǎn)大量的晶圓，以攤薄光罩成本。這個問題實際上牽涉到整個行業(yè)的發(fā)展，即設(shè)計成本和光罩套件的成本如此之高，以至于所生產(chǎn)產(chǎn)品的數(shù)量必須足夠大，才能夠經(jīng)濟(jì)地使用這些工藝。

　　邏輯工藝步驟

　　為了衡量EUV對設(shè)備行業(yè)的影響，圖7繪制了7nm、7c、7+和5nm工藝下ALD/CVD沉積、干法蝕刻以及曝光工藝的步驟。由于使用了EUV，從7nm到7c再到7+，ALD/CVD沉積的步驟數(shù)量是下降的，但是到了5nm節(jié)點，由于工藝復(fù)雜性的增加，ALD/CVD沉積步驟數(shù)又開始回升。干法蝕刻步驟的變化情況也大抵如此。

　　圖7 不同工藝節(jié)點下ALD/CVD沉積、干法蝕刻以及曝光工藝的步驟

　　如前文所述，即使到了2021年，EUV占整個邏輯晶圓的比例也沒有超過10%，而且沉積和蝕刻的步驟數(shù)從7nm到5nm的下降也不多，所以EUV不會對設(shè)備行業(yè)帶來多大的影響。需要指出的是，由于3D NAND的產(chǎn)量正在迅速攀升，這種器件的生產(chǎn)使用了相當(dāng)多的沉積和蝕刻工具，所以3D NAND會被設(shè)備行業(yè)帶來比較明顯的影響。

　　邏輯材料支出

　　與工藝步驟數(shù)和EUV對設(shè)備的影響類似，圖8顯示了新工藝對材料支出的影響，除了某些特殊的材料，整體而言影響并不太大。

　　圖8 新工藝對材料支出的影響

　　結(jié)論

　　1、只要達(dá)到合理的正常運(yùn)行時間，EUV在7nm邏輯工藝中的觸點和過孔上就能得到大規(guī)模應(yīng)用，如果需要使用保護(hù)膜，合適的保護(hù)膜方案會及時出現(xiàn)。

　　2、在7+工藝中的金屬層上使用EUV光刻技術(shù)時需要使用保護(hù)膜，屆時保護(hù)膜方案可能會及時出現(xiàn)。

　　3、5nm對光刻膠提出了嚴(yán)峻的挑戰(zhàn)，同時也需要更好的保護(hù)膜透射率以及光化檢查手段。

　　4、EUV最初主要應(yīng)用在邏輯器件上，普及相對比較緩慢，所以對材料和設(shè)備的影響都很小，而且這種影響很可能會被其它產(chǎn)品抵消掉。