EUV吞吐量/掩膜/成本/光罩/產能/工藝步驟深度分析，臺積電、格羅方德、英特爾都已準備好？

　　英特爾怎么樣?

　　英特爾的10nm工藝正處于爬產階段，它和代工廠的7nm+工藝類似。英特爾的10nm工藝使用了代工廠沒有使用的一些尺寸增強技術，對于一些隨機邏輯單元來說可能密度更高，但代工廠的SRAM單元尺寸更小，所以哪種工藝密度更高取決于具體設計。

　　英特爾公司光刻總監Janice Golda在最近接受采訪時表示，英特爾還沒有決定是否推出一個EUV節點，但是在準備就緒時會推出。

　　英特爾對工藝的進展介紹引申出一個因問題，7nm何時爬產?英特爾曾經表示是2020年，但可能會跳票。

　　英特爾正在計劃推出10nm+和10nm++工藝，當被問及英特爾是否可能為其中一個工藝引入EUV時，Janice表示可以。據我估計，英特爾會在2019年推出的10nm+工藝上采用EUV。

　　5nm邏輯工藝(5)

　　在5nm中會更廣泛地在11層或12層中使用EUV，EUV用于觸點、過孔以及關鍵金屬層，也可能用于鰭片切割。

　　鰭片和柵極目前分別采用SAQP和SADP工藝生產。由于SADP和SAQP能夠產生晶體管成型所需的平滑線條和空間，因此我預計，即使引入了EUV，SADP和SAQP工藝也能繼續使用。然而，在產生5nm的鰭片時，需要使用4或5個基于SAQP工藝的切割掩模，這道工藝可以用單個EUV切割掩模來替代。

　　最小金屬間距將是將是26nm，這是1D EUV的間距閾值。

　　三星的路線圖是在2019年推出6納米和5納米，而臺積電也宣布將在2019年推出5納米。格羅方德還沒有宣布5nm的推出日期，據我預計會是2020年。

　　為了實現5nm邏輯工藝，需要以下條件：

　　和7c/7+工藝相同的條件;

　　保護膜的傳輸效率> 90%或更好;

　　光化檢查技術是必須的;

　　更好的光刻膠。一位光刻技術專家曾經說過，5nm的缺陷率太高了，光刻膠的劑量可能會在70mJ/cm2左右。除非使用更好的光刻膠，否則劑量會隨著間距的縮小而增加，為了實現合適的吞吐能力，我們需要把劑量控制在50mJ/cm2以下。鑒于6nm/5nm的推出時間預計為2019年底，因此留給光刻膠的改善時間只有12到18個月。

　　EUV吞吐能力

　　了解保護膜的吞吐能力和光刻膠劑量如何影響EUV的吞吐能力是非常重要的。ASML有許多可調整項可用于優化EUV工具，但是我無法得知它的吞吐能力模型，所以下面給出的只是對吞吐量的簡單近似。此處所示的吞吐能力不是絕對值，只是表示相對的影響。

　　首先要了解的第一件事是光通過曝光工具的路徑。EUV光穿過保護膜(如果使用保護膜的話)后，從光罩上反彈，然后再次穿過保護膜(如果使用保護膜的話)。還有一種可選的類似于保護膜的薄膜，可以實現更高的傳輸效率。圖1顯示了光在曝光工具中的傳輸路徑。

　　圖1 光在曝光工具中的傳輸路徑

　　目前，保護膜的透光率為83%，通過兩次后，只有69%的光線到達晶圓上，如果再使用薄膜的話，透射率就降到了60%。如果將保護膜的透光率提高到90%，那么只有81%的光線到達鏡片上，如果晶圓同時帶有保護膜和薄膜的話，透射率便會降至77%。

　　圖2顯示了吞吐能力和劑量以及透射率的關系。

　　圖2 EUV系統吞吐量

　　圖2中的虛線表示在250瓦的光源下，采用96個步驟，不使用保護膜，劑量為20mJ/cm2，吞吐能力能夠達到ASML之前宣布的125wph。在ISS會議上，ASML談到了以更低的功率、更長的正常運行時間得到125wph吞吐能力的方法。如果需要更多的工藝步驟的話，吞吐能力便會下降，邏輯器件的平均工藝步驟為110個左右。邏輯芯片不會填充整個光罩區域。圖2顯示了劑量對吞吐能力的巨大影響。ASML可以通過一些方式將這個曲線平坦化，降低劑量的影響，但是劑量仍然是影響吞吐能力的一個關鍵因素。