基于VHDL的QPSK調(diào)制解調(diào)系統(tǒng)設(shè)計(jì)與仿真
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3 QPSK數(shù)字解調(diào)器仿真
根據(jù)解調(diào)原理，MPSK解調(diào)電路的VHDL模型如圖1所示，輸入時(shí)鐘信號(hào)clk及使能信號(hào)start，當(dāng)start為高電平時(shí)才進(jìn)行MPSK解調(diào)，輸入已調(diào)信號(hào)x，設(shè)輸入相位為225°，315°，45°，225°，135°，315°，45°，315°，225°，225°，225°，315°的載波波形，將一個(gè)信號(hào)周期分成4份，高電平權(quán)值分別為0，0、0、0．低電平權(quán)值分別1、1、2、3，如表2所示。本文引用地址：http://www.104case.com/article/189500.htm
由圖1可知，當(dāng)調(diào)制信號(hào)x為低電平時(shí)，譯碼器1根據(jù)計(jì)數(shù)器q值。送入加法器XX相應(yīng)的數(shù)據(jù)。經(jīng)過反復(fù)的運(yùn)算后，當(dāng)q值為0和1時(shí)，加法器xx再將運(yùn)算結(jié)果送到寄存器。譯碼器2根據(jù)yy數(shù)據(jù)通過譯碼，輸出2位并行信號(hào)YYY。如表2所示，中間信號(hào)yy與YYY的關(guān)系為：5對(duì)應(yīng)“00”；3對(duì)應(yīng)“01”；2對(duì)應(yīng)“10”，4對(duì)應(yīng)“11”。并行信號(hào)YYY進(jìn)行并／串轉(zhuǎn)換后得到Y(jié)值。最終實(shí)現(xiàn)了相位為225°的載波，對(duì)應(yīng)輸出Y值為“00”相位為135°的載波，對(duì)應(yīng)輸出Y值為“01”；相位為315°的載波，對(duì)應(yīng)輸出Y值為“10”；相位為45°的載波，對(duì)應(yīng)輸出Y值為“11”。sta rt信號(hào)為高電平時(shí)開始解調(diào)信號(hào)，輸出結(jié)果(y)為0010 11 00 01 10 11 10 00 00 00 10，仿真結(jié)果如圖3所示。
4 結(jié)束語
本文基于VHDL方式實(shí)現(xiàn)了QPSK數(shù)字調(diào)制解調(diào)電路的設(shè)計(jì)，通過QuartusII軟件建模對(duì)程序進(jìn)行仿真，并通過引腳鎖定，下載到FPGA芯片EP1K30TC144—3中，軟件仿真和硬件驗(yàn)證結(jié)果表明了該設(shè)計(jì)的正確性和可行性，對(duì)比傳統(tǒng)的電路設(shè)計(jì)有著明顯的優(yōu)點(diǎn)，簡化設(shè)計(jì)，降低硬件電路的復(fù)雜性，并由于采用FPGA芯片，提高了設(shè)計(jì)的靈活性和可移植性，減小硬件設(shè)計(jì)的復(fù)雜性，便于移植維護(hù)和升級(jí)的特點(diǎn)。如為了防止相位模糊現(xiàn)象，采用差分編碼，采用QDPSK調(diào)制解調(diào)系統(tǒng)，只需更改軟件程序即可。
評(píng)論