TSMC和Cadence合作開發3D-IC參考流程以實現真正的3D堆疊

　　 新參考流程增強了CoWoSTM (chip-on-wafer-on-substrate)芯片設計

　　 使用帶3D堆疊的邏輯搭載存儲器進行過流程驗證

　　全球電子設計創新領先企業Cadence設計系統公司(NASDAQ：CDNS)今天宣布，臺積電與Cadence合作開發出了3D-IC參考流程，該流程帶有創新的真正3D堆疊。該流程通過基于Wide I/O接口的3D堆疊，在邏輯搭載存儲器設計上進行了驗證 ，可實現多塊模的整合。它將臺積電的3D堆疊技術和Cadence?3D-IC解決方案相結合，包括了集成的設計工具、靈活的實現平臺，以及最終的時序物理簽收和電流/熱分析。

　　相對于純粹在工藝節點上的進步，3D-IC技術讓企業在尋求更高性能和更低功耗的道路上，有了更多的選擇。3D-IC給開發當今復雜設計的工程師們提供了幾項關鍵優勢，幫他們實現更高的性能、更低的功耗以及更小的尺寸。今天宣布的內容，是兩位3D- IC技術領先者一年前宣布的臺積電CoWoS?參考流程的延續。

　　“我們與Cadence緊密協作以實現真正3D芯片開發，”臺積電設計架構營銷部高級總監Suk Lee表示。“通過這一全新的參考流程，我們的共同客戶可以充滿信心地向前推進3D-IC的開發，因為他們知道其Cadence工具流程已通過3D-IC測試工具在硅片上進行過驗證。”

　　“3D-IC是進行產品整合的全新方法。它賦予摩爾定律新的維度，需要深度合作才能獲得完美的功能產品，”Cadence首席戰略官兼數字與簽收集團資深副總裁徐季平表示。“這一最新的參考流程表明，我們攜手臺積電開發3D芯片的實際操作流程不僅可行，而且對于解決芯片復雜性方面是個有吸引力的選擇。”

　　Cadence 3D-IC流程中的工具囊括了數字、定制/模擬及最終簽收技術。它們包括Encounter? Digital Implementation System、Tempus? Timing Signoff Solution、Virtuoso? Layout Editor、Physical Verification System、QRC Extraction、Encounter Power System、Encounter Test、Allegro? SiP及Sigrity? XcitePI/PowerDC。