富士通選用Cadence簽收解決方案應用于最新參考設計流程

　　全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS)，日前宣布富士通半導體有限公司已經采用Cadence Encounter Timing System(ETS)進行時序簽收，此前富士通半導體集團公司旗下的富士通半導體和富士通VLSI有限公司的工程師們完成了一系列ASIC/ASSP和SoC設計的全面對比。使用Cadence的技術，富士通半導體表示99%的hold violation問題可通過ECO流程在一個周期內解決。此外，對于setup time的影響可以忽略不計，比起其他供應商的簽收產品，還實現了更好的可布線性。Cadence ETS為設計流程、ECO和最終簽收提供了全面的物理感知的多模式、多邊際(MMMC)分析。

　　時序簽收收斂正在成為一個越來越重要的瓶頸，因為分析所需的模式和邊際種類在增加，實現與簽收時序工具之間的時序結果也有偏差。此外，當今設計的復雜性要求能夠在ECO時完成物理感知型MMMC簽收，以實現快速時序收斂。為實現此目標，就需要物理和簽收設計工具之間的深度結合，以及軟件架構的全新方法。如今這都可以用Cadence ETS以不同方式完成。Encounter時序系統的物理感知時序ECO符合富士通的質量標準，已經被應用于其生產參考設計流程。

　　“在謹慎的研究之后，我們確定Cadence簽收技術是將我們的芯片付諸簽收的非常有效的途徑，”富士通半導體有限公司IP及技術開發部SoC設計工程部門副總裁Akihiro Yoshitake說，“多模式、多邊際時序分析和物理感知簽收時序優化提供了在最終時序驗證階段修復剩余時序違例問題的關鍵元素。我們認為包含這些功能的Cadence簽收解決方案將會進一步提高我們設計流程的時序收斂效率。”

　　Cadence Encounter 時序系統和QRC Extraction是設計實現環境中的關鍵組成部分。他們之間的密切配合改進了設計流程中的時序收斂，大大縮短了設計收斂所需的時間。傳統流程需要物理實現與簽收之間的連續、多步驟的迭代過程，而Cadence數字實現流程內置的簽收技術可以幫助富士通半導體減少因決定新單元擺放所導致的ECO往復次數，同時為其大型高性能設計優化性能與面積。

　　“在最新的高級工藝節點上，全面的多模式、多邊際優化設計與簽收ECO流程是保持設計進度可控以及提供卓越芯片成品的必要條件，”Cadence硅實現部門高級副總裁Chi-Ping Hsu博士說，“Encounter Timing System提供了當今獨一無二的功能，為我們的用戶提供了極大的競爭優勢。我們很高興與富士通半導體那樣的領先企業緊密合作，幫助改進成品芯片質量和快速上市。”