賽靈思Vivado設計套件震撼登場

賽靈思全球高級副總裁湯立人說， 如果i'm lovin' it讓你想到麥當勞，以后我們希望您看到或者想到“All Programmable”，你會想到賽靈思

　　Vivado 設計環境

　　Vivado設計套件包括高度集成的設計環境和新一代系統到 IC 級別的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。這也是一個基于 AMBA AXI4 互聯規范、IP-XACT IP 封裝元數據、工具命令語言 (Tcl)、Synopsys 系統約束 (SDC) 等有助于根據客戶需求量身定制設計流程并符合業界標準的開放式環境。賽靈思構建的 Vivado 工具將各類可編程技術結合在一起，可擴展實現多達 1 億個等效 ASIC 門的設計。

　　為了解決集成的瓶頸問題，Vivado IDE 采用了用于快速綜合和驗證 C 語言算法 IP 的 ESL 設計、實現重用的標準算法和RTL IP封裝技術、標準IP 封裝和各類系統構建塊的系統集成、可將仿真速度提高 3 倍的模塊和系統驗證功能，以及可將性能提升百倍以上的硬件協同仿真功能。

　　為了解決實現的瓶頸，Vivado 工具采用層次化器件編輯器和布局規劃器、速度提升 了3 至 15 倍且為 SystemVerilog 提供業界領先支持的邏輯綜合工具、速度提升 了4 倍且確定性更高的布局布線引擎、以及通過分析技術可最小化時序、線長、路由擁堵等多個變量的“成本”函數。此外，增量式流程能讓工程變更通知單 (ECO) 的任何修改只需對設計的一小部分進行重新實現就能快速處理，同時確保性能不受影響。最后，Vivado 工具通過利用最新共享的可擴展數據模型，能夠估算設計流程各個階段的功耗、時序和占用面積，從而達到預先分析，進而優化自動化時鐘門等集成功能。

　　博通公司歐洲硬件開發工程經理 Paul Rolfe 指出：“Vivado 設計套件與Virtex-7 2000T FPGA的組合改變了可編程邏輯產業發展的模式。Vivado 使博通無需進行任何手動布局規劃或分區工作，就能夠設計出業界最大容量的 FPGA。賽靈思在芯片和軟件雙方面的創新讓我們印象深刻。”

　　供貨情況

　　Vivado 設計套件 2012.1 版本現已作為早期試用計劃的一部分推出。客戶可聯系所在地的賽靈思代表。今夏早些時候將公開發布 2012.2 版本，今年晚些時候還將推出 WebPACK。目前采用 ISE 設計套件版本的客戶將免費獲得最新 Vivado 設計套件版本和IDS。賽靈思將繼續為針對 7 系列及早期產品設計的客戶提供 ISE 設計套件支持。