回看過去10年芯片仿真驗證

　　全球IC設計與10年之前有很大差別，那時EVE公司剛開始設計它的第一個產品。在2000年時半導體業正狂熱的進入一個新時代。

　　回看那時，工藝技術是180納米及設計晶體管的平均數在2000萬個。一個ASIC平均100萬門，而大的設計到1000萬門及最大的設計在1億個門。僅只有很少部分設計從功能上采用嵌入式軟件。

　　驗證占整個設計周期的70%時間及僅只有在大的CPU或圖像芯片設計中才采用仿真emulation。在2000年EVE的仿真系統能夠進行60萬門的ASIC，幾乎己到極限。

　　到2010年經濟己逐漸復蘇，半導體技術己進入32納米。晶體管的平均數達到2億個。設計產品的平均規模，一般的是1000萬門，大一點是1億門，最大的ASIC已超過10億個門。

　　軟件工作量占芯片設計的2/3，及驗證仍占整個周期的70%以上。目前仿真器的容量每年翻倍，而不是每18個月或者兩年。一個仿真器能夠進行10億個門的ASIC設計，完全能滿足摩爾定律的需要，所以仿真技術被廣泛用在CPU，圖像，無線，數字電視，機頂盒，數字選擇通話，攝像機，多功能打印機等設計中。

　　縱觀未來10年，隨著SoC產品的盛行，會被廣泛的用在圖像，視頻到處理器，網絡和無線中。在可預期的未來 驗證仍占整個設計周期的70%。

　　今天的芯片設計環境，仿真必須用在各種不同應用中，如視頻處理，它必須能處理每秒1-15個高清晰圖象的幀及數字圖象穩定性。嵌入式CPU設計需求有能力立即導入Linux和進行pre-silicon的驗證。

　　無線與手機應用有它自已的要求。仿真能夠使設計小組在早期的軟件發展中創建一個虛擬的樣品環境，及外圍/存儲應用要求有能力進行每英寸1200點的圖象與采用pseudo-random tests能快速進行IP單元的驗證。

　　非常清楚隨著設計規模的迅速增長,推動需要很長周期的時序驗證來挖出隱藏很深的程序錯誤(bugs) 。附加的軟件內容使得硬件/軟件共同驗證成為驗證過程中的關鍵。仿真必須要跟蹤軟件錯誤的原因，及在硬件中顯現出來，硬件的錯誤在嵌入式軟件中可以表現為明顯的影響。所以軟件的驗證必須在磁帶產出之前完成。

　　這樣的趨勢將繼推動快速的仿真需求市場，它能進行10億次驗證周期和邦助在下一個10年中的芯片設計。