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基于SystemC的系統(tǒng)級芯片設計方法研究
- 隨著集成電路制造技術的迅速發(fā)展,SOC設計已經(jīng)成為當今集成電路設計的發(fā)展方向。SO C設計的復雜性對集成電路設計的各個層次,特別是對系統(tǒng)級芯片設計層次,帶來了新挑戰(zhàn)，原有的HDL難以滿足新的設計要求。 硬件設計領域有2種主要的設計語言：VHDL和Verilog HDL。而兩種語言的標準不統(tǒng)一，導致軟硬件設計工程師之間工作交流出現(xiàn)障礙,工作效率較低。因此，集成電路設計界一直在尋找一種能同時實現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級設計語言。Synopsys公司與Coware公司針對各方對系統(tǒng)級設計語言的
- 關鍵字： SOC SystemC 集成電路 VHDL Verilog HDL
基于Verilog HDL的異步FIFO設計與實現(xiàn)
- 在現(xiàn)代IC設計中，特別是在模塊與外圍芯片的通信設計中，多時鐘域的情況不可避免。當數(shù)據(jù)從一個時鐘域傳遞到另一個域，并且目標時鐘域與源時鐘域不相關時，這些域中的動作是不相關的，從而消除了同步操作的可能性，并使系統(tǒng)重復地進入亞穩(wěn)定狀態(tài)[1]。在有大量的數(shù)據(jù)需要進行跨時鐘域傳輸且對數(shù)據(jù)傳輸速度要求比較高的場合，異步FIFO是一種簡單、快捷的解決方案。 異步FIFO用一種時鐘寫入數(shù)據(jù)，而用另外一種時鐘讀出數(shù)據(jù)。讀寫指針的變化動作由不同的時鐘產生。因此，對FIFO空或滿的判斷是跨時鐘域的。如何根據(jù)異步的指針
- 關鍵字： FIFO 異步 Verilog HDL IC 亞穩(wěn)態(tài)
一種基于FPGA的準單輸入調變序列生成器設計
- 1.引言 隨著集成電路復雜度越來越高，測試開銷在電路和系統(tǒng)總開銷中所占的比例不斷上升，測試方法的研究顯得非常突出。目前在測試源的劃分上可以采用內建自測試或片外測試。內建自測試把測試源和被測電路都集成在芯片的內部，對于目前SOC級的芯片測試如果采用內建自測試則付出的硬件面積開銷則是很大的，同時也增加了芯片設計的難度：因此片外測試便成為目前被普遍看好的方法。由于FPGA具有可重構的靈活性，利用FPGA來作為測試源實現(xiàn)片外測試就是一種非常有效的手段。 由于偽隨機模式測試只需要有限個數(shù)的輸入向量便
- 關鍵字： 嵌入式系統(tǒng) 單片機 FPGA 序列生成器 Verilog HDL MCU和嵌入式微處理器
基于SOPC的視頻編解碼IP核的設計
- 摘 要：本論文介紹視頻編解碼IP核在SOPC中的設計，用Verliog HDL實現(xiàn)其各個功能子模塊，全部調試仿真通過合并成一個模塊，實現(xiàn)了視頻信號的采集，分配，存儲以及色度空間的轉換。整個模塊都通過仿真實現(xiàn)與驗證，很好的達到了系統(tǒng)的要求。關鍵字：SOPC；視頻編解碼；IP核；Verilog HDL 引言 基于Nios II軟核的SOPC是Altera公司提出的片上可編程系統(tǒng)解決方案，它將CPU、存儲器、I/O接口、DSP模塊以及鎖相環(huán)的系統(tǒng)設
- 關鍵字： 嵌入式系統(tǒng) 單片機 SOPC 頻編解碼 SOPC 視頻編解碼 IP核 Verilog HDL
基于Verilog HDL的FIR數(shù)字濾波器設計與仿真
- 引言：數(shù)字濾波器是語音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件，它能滿足波器對幅度和相位特性的嚴格要求，避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時保證嚴格的線性相位特性。 一、FIR數(shù)字濾波器 FIR濾波器用當前和過去輸入樣值的加權和來形成它的輸出，如下所示的前饋差分方程所描述的。 FIR濾波器又稱為移動均值濾波器，因為任何時間點的輸出均依賴于包含有最新的M個輸入樣值的一個窗。
- 關鍵字： 嵌入式系統(tǒng) 單片機 Verilog HDL FIR 數(shù)字濾波器 嵌入式
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- 規(guī)范很重要 工作過的朋友肯定知道，公司里是很強調規(guī)范的，特別是對于大的設計（無論軟件還是硬件），不按照規(guī)范走幾乎是不可實現(xiàn)的。邏輯設計也是這樣：如果不按規(guī)范做的話，過一個月后調試時發(fā)現(xiàn)有錯，回頭再看自己寫的代碼，估計很多信號功能都忘了，更不要說檢錯了；如果一個項目做了一半一個人走了，接班的估計得從頭開始設計；如果需要在原來的版本基礎上增加新功能，很可能也得從頭來過，很難做到設計的可重用性。 在邏輯方面，我覺得比較重要的規(guī)范有這些： 1.設計必須文檔化。要將設計思路，詳細實現(xiàn)等寫入文檔，然
- 關鍵字： verilog
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