- 作為一個負責FPGA 企業市場營銷團隊工作的人，我不得不說，由于在工藝技術方面的顯著成就以及硅芯片設計領域的獨創性，FPGA 正不斷實現其支持片上系統設計的承諾。隨著每一代新產品的推出，FPGA 在系統中具有越來來越多的功能，可作為協處理器、DSP 引擎以及通信平臺等，在某些應用領域甚至還可用作完整的片上系統。
因此，在摩爾定律的作用下，FPGA 產業的門數量不斷增加，性能與專門功能逐漸加強，使得 FPGA 在電子系統領域能夠取代此前只有 ASIC 和 ASSP 才能發揮的作用。不過，說到底，F
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xilinx FPGA VHDL Verilog
- Altium繼續在其下一代電子產品設計軟件Altium Designer中提供新功能，幫助電子產品設計人員站在新科技和潮流的最前沿。
Altium公司首席執行官Nick Martin表示：“我們認為，讓用戶等待每隔數年才更新一次版本的產業模型已經完全不符合當前的需求。”
此次最重要的新特性是基于網絡的軟件許可證管理和訪問選項。它使電子產品設計人員能夠有效地管理設計團隊、工作量及項目。
Altium Designer中的其他新特性包括針對板卡級設計人員的定制FP
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Altium 電子產品設計 FPGA HDL
- 直接數字頻率合成技術(Direct Digital Synthesize，DDS)是繼直接頻率合成技術和鎖相式頻率合成技術之后的第三代頻率合成技術。它采用全數字技術，并從相位角度出發進行頻率合成。隨著微電子技術和數字集成電路的飛速
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Verilog HDL DDS 仿真
- 摘要：數字電位器由于可調精度高，更穩定，定位更準確，操作更方便，數據可長期保存和隨時刷新等優點，在某些場合具有模擬電位器不可比擬的優勢。論述對數字電位器ADN2850的一種方便的控制方法，通過計算機上的串口直
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串口 控制 ADN2850 數字電位器 Verilog HDL 基于
- 在工信部電子信息司的指導下，工業和信息化部軟件與集成電路促進中心(CSIP )聯合集成電路IP核標準工作組，現面向全國集成電路設計企業工程師、科研院所及高校師生，舉辦2009年“首屆中國開源IP核標準化設計競賽”，競賽報名工作已于6月3日啟動。報名及詳情咨詢可登錄競賽官方網站 http://www.ipmall.org.cn了解。據悉本次競賽獲獎者可分別獲得現金1萬元、5千元等獎勵，針對學生參賽者有機會獲得到IBM中國芯片設計中心實習的機會!
參賽者可以個人或團隊(不高于
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CSIP VHDL Verilog
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除法器是電子技術領域的基礎模塊，在電子電路設計中得到廣泛應用。目前，實現除法器的方法有硬件實現和軟件實現兩種方法。硬件實現的方法主要是以硬件的消耗為代價，從而有實現速度快的特點。用硬件的方
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Verilog 計算 精度可調 整數除法器
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USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯合制定的一種通用串行總線規范，它具有數據傳輸速度快，成本低，可靠性高，支持即插即用和熱插拔等優點，迅速得到廣泛應用。
在高速的數
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Verilog FPGA USB 高速接口
- 針對機器人伺服控制系統高速度、高精度的要求，介紹一種全數字化的基于神經網絡控制的直流電機速度伺服控制系統的設計方案。速度控制器采用BP網絡參數辨識自適應控制，并將其在FPGA進行硬件實現；同時用Nios II軟核處理器作為上位機，構成一個完整的速度伺服控制器的片上可編程系統(SOPC)。實驗結果表明，該控制系統具有較高的控制精度、較好的穩定性和靈活性。
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SOPC 系統 控制器 速度 神經網絡 電機 基于 神經網絡 伺服控制 現場可編程門陣列 Verilog HDL
- 引言
在軸承生產行業中，軸承振動噪聲的峰值檢測是一項重要的指標。以往，該檢測都是采用傳統的模擬電路方法，很難做到1：1地捕捉和保持較窄的隨機波形的最大正峰值。本文敘述了基于Verilog-HDL與高速A/D轉換器相結合所實現的快速軸承噪聲檢測方法。
1 振動噪聲電壓峰值檢測方案的確定
1.1 軸承振動噪聲的產生及檢測
圖1是軸承振動噪聲電壓峰值檢測系統的示意圖。由于加工設備、技術、環境等因素的影響，生產的軸承都程度不同地帶有傷疤。圖1中，假設某待測軸承有一處傷疤。由于傷痕的存在，軸
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Verilog 軸承 振動噪聲 電壓峰值檢測
- 隨著集成電路制造技術的迅速發展,SOC設計已經成為當今集成電路設計的發展方向。SO C設計的復雜性對集成電路設計的各個層次,特別是對系統級芯片設計層次,帶來了新挑戰，原有的HDL難以滿足新的設計要求。
硬件設計領域有2種主要的設計語言：VHDL和Verilog HDL。而兩種語言的標準不統一，導致軟硬件設計工程師之間工作交流出現障礙,工作效率較低。因此，集成電路設計界一直在尋找一種能同時實現較高層次的軟件和硬件描述的系統級設計語言。Synopsys公司與Coware公司針對各方對系統級設計語言的
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SOC SystemC 集成電路 VHDL Verilog HDL
- 在現代IC設計中，特別是在模塊與外圍芯片的通信設計中，多時鐘域的情況不可避免。當數據從一個時鐘域傳遞到另一個域，并且目標時鐘域與源時鐘域不相關時，這些域中的動作是不相關的，從而消除了同步操作的可能性，并使系統重復地進入亞穩定狀態[1]。在有大量的數據需要進行跨時鐘域傳輸且對數據傳輸速度要求比較高的場合，異步FIFO是一種簡單、快捷的解決方案。
異步FIFO用一種時鐘寫入數據，而用另外一種時鐘讀出數據。讀寫指針的變化動作由不同的時鐘產生。因此，對FIFO空或滿的判斷是跨時鐘域的。如何根據異步的指針
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FIFO 異步 Verilog HDL IC 亞穩態
- 一.可移植性編碼
1．只使用IEEE標準類型（VHDL）：（1）使用STD_LOGIC類型,而不是STD_ULOGIC類型；(2)設計中不要創建過多的的子類型；（3）不要使用BIT和BIT_VECTOR類型。
2．不使用立即數：在設計中，不要使用立即數（但作為例外，可使用0和1），推薦使用常量。使用常量有以下優點：（1）常量對于一個設計具有更多的靈活性；（2）常量值只需要在一個地方修改；（3）編譯器可能只支持常量類型，不支持立即數。
3．對于VHDL程序，把常數和參數定義在由1個或多個文件組成的程序
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HDL 設計 可編程
- 1.引言
隨著集成電路復雜度越來越高，測試開銷在電路和系統總開銷中所占的比例不斷上升，測試方法的研究顯得非常突出。目前在測試源的劃分上可以采用內建自測試或片外測試。內建自測試把測試源和被測電路都集成在芯片的內部，對于目前SOC級的芯片測試如果采用內建自測試則付出的硬件面積開銷則是很大的，同時也增加了芯片設計的難度：因此片外測試便成為目前被普遍看好的方法。由于FPGA具有可重構的靈活性，利用FPGA來作為測試源實現片外測試就是一種非常有效的手段。
由于偽隨機模式測試只需要有限個數的輸入向量便
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嵌入式系統 單片機 FPGA 序列生成器 Verilog HDL MCU和嵌入式微處理器
verilog hdl介紹
Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。
Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發出來的。前者由Gateway Design Aut [
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