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CY7C68013與FPGA接口的Verilog HDL實現

0 引言USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯合制定的一種通用串行總線規范，它解決了與網絡通信問題，而且端口擴展性能好、容易使用。最新的USB2.0支持3種速率：低速1.5 Mbit/s，全速12 Mbit/
關鍵字： Verilog C68013 68013 FPGA

基于XCR3032的大容量FLASH存儲器接口設計

摘要：提出一種使用Xilinx公司生產的低功耗CPLD芯片XCR3032來實現微控制器與大容量FLASH存儲器相接口的...
關鍵字： XCR3032 FLASH存儲器 K9K1G08U0M Verilog HDL

verilog PS2鍵盤解碼源程序

之前探討過PS/2鍵盤編解碼以及數據傳輸協議，這次自己動手實現了利用FPGA接收鍵盤編碼，然后通過串口傳輸到PC。做的比較簡單，只是通過FPGA把大寫字母A-Z轉換成相應的ASCII碼，只要字母按鍵被按下，就能在串口調試助
關鍵字：源程序解碼鍵盤 PS2 verilog

學習FPGA應注意的問題

FPGA的基礎就是數字電路和HDL語言，想學好FPGA的人，建議床頭都有一本數字電路的書，不管是哪個版本的，這個是基礎，多了解也有助于形成硬件設計的思想。在語言方面，建議初學者學習Verilog語言，VHDL語言語法規范嚴格，調試起來很慢，Verilog語言容易上手，而且，一般大型企業都是用Verilog語言。
關鍵字：賽靈思 FPGA HDL

FPGA入門知識

目前以硬件描述語言(Verilog 或 VHDL)所完成的電路設計，可以經過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現代 IC 設計驗證的技術主流。這些可編輯元件可以被用來實現一些基本的邏輯門電路(比如AND、OR、XOR、NOT)或者更復雜一些的組合功能比如解碼器或數學方程式。在大多數的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發器(Flip-flop)或者其他更加完整的記憶塊。
關鍵字：賽靈思 FPGA Verilog

基于Verilog HDL的I2C總線分析器

提出了采用VerilogHDL設計I2C總線分析器的方法，該I2C總線分析器支持三種不同的工作模式：被動、主機和從...
關鍵字： Verilog HDL I2C總線分析器

Verilog HDL阻塞屬性探究及其應用

Verilog HDL中，有兩種過程賦值方式，即阻塞賦值(blocking)和非阻塞賦值(nonblocking)。阻塞賦值執行時，RHS(right hand statement)估值與更新LHS(left hand statement)值一次執行完成，計算完畢，立即更新。在執行時
關鍵字： Verilog HDL 阻塞屬性

基于Verilog硬件描述語言的AES密碼算法實現

　　0 引言　　密碼模塊是安全保密系統的重要組成部分，其核心任務就是加/解密數據。目前，分組密碼算法AES以 ...
關鍵字： Verilog AES密碼算法

基于Verilog HDL濾波器的設計

　現代計算機和通信系統中廣泛采用數字信號處理的技術和方法，其基本思路是先把信號用一系列的數字來表示，然后對這些數字信號進行各種快速的數學運算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無
關鍵字：設計濾波器 HDL Verilog 基于

基于Verilog簡易UART的FPGA/CPLD實現

基于Verilog簡易UART的FPGA/CPLD實現,目標：在xo640上實現一個簡單的Uart，能夠解析串口數據，并在寄存器中存儲，用FIFO實現數據的傳遞。那么后期可以通過開發板上的串口經CPLD訪問各種數據。比如PC=CPLD=EEPROM等等，極大方便后期的開發和調試。
關鍵字： FPGA/CPLD 實現 UART 簡易 Verilog 基于

博客園正式支持Verilog語法著色功能

博客園正式支持Verilog語法著色功能,以前在貼Verilog代碼時，都只能挑C++或者C#的語法著色，但兩者的主題詞畢竟不太一樣，透過dudu的幫助，我將Verilog 2001年的主題詞加上了，現在博客園也能漂亮的顯示Verilog代碼了!!介紹
以下是個典型的Verilog代碼
關鍵字：著色功能語法 Verilog 正式支持博客

智能卡控制器IP核的設計與實現

摘要：本文介紹了一款兼容ISO7816-3協議的智能卡控制器IP核。該IP核能實現對智能卡的探測、電源管理、復位和...
關鍵字： ASIC ISO7816 智能卡 IP核 Verilog 語言

ST-BUS總線接口模塊的Verilog HDL設計

ST-BUS總線接口模塊的Verilog HDL設計,ST-BUS是廣泛應用于E1通信設備內部的一種模塊間通信總線。結合某專用通信系統E1接口轉換板的設計，本文對ST-BUS總線進行了介紹，討論了ST-BUS總線接口收發模塊的設計方法，給出了Verilog HDL實現和模塊的時序仿真圖。
關鍵字： HDL 設計 Verilog 模塊總線接口 ST-BUS

賽靈思Verilog(FPGA/CPLD)設計小技巧

以下是一個在設計中常犯的錯誤列表這些錯誤常使得你的設計不可靠或速度較慢為了提高你的設計性能和提高速度...
關鍵字： FPGA 賽靈思 Verilog CPLD

verilog中阻塞賦值和非阻塞賦值

verilog中阻塞賦值和非阻塞賦值,阻塞和非阻塞語句作為verilog HDL語言的最大難點之一，一直困擾著FPGA設計者，即使是一個頗富經驗的設計工程師，也很容易在這個點上犯下一些不必要的錯誤。阻塞和非阻塞可以說是血脈相連，但是又有著本質的差別。理解
關鍵字：阻塞 verilog

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verilog hdl介紹

Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。　　Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發出來的。前者由Gateway Design Aut [ 查看詳細 ]