基于Verilog的FPGA與USB 2．0高速接口設計

0 引 言
USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯合制定的一種通用串行總線規范，它具有數據傳輸速度快，成本低，可靠性高，支持即插即用和熱插拔等優點，迅速得到廣泛應用。
在高速的數據采集或傳輸中，目前使用較多的都是采用USB 2．0接口控制器和FPGA或DSP實現的，本設計在USB 2．0接口芯片CY7C68013的Slave FIFO模式下，利用FPGA作為外部主控制器實現對FX2 USB內部的FIFO進行控制，以實現數據的高速傳輸。該模塊可普遍適用于基于USB 2．0接口的高速數據傳輸或采集中。

l 系統硬件模塊設計
1．1 系統硬件框圖
圖1中展示了Slave FIFO方式下FX2 USB和FPGA的典型連接。其中，FD[7．．O]為8位雙向數據總線FLAGA~FLAGC為FX2內FIFO的標志管腳，映射FIFO的當前狀態；SLCS為Slave FIFO的片選信號；SLOE用于使能數據總線FD的輸出；FIFOADR[1．．0]用于選擇和FD連接的端點緩沖區(00代表端點2，01代表端點 4，10代表端點6，11代表端點8)；SLRD和SLWR可分別作為FIFO的讀寫選通信號。

1．2 USB 2．0接口芯片CY7C68013
1．2．1 CY7C68013的結構特點
Cypress公司的USB FX2是第一個包含USB 2．0的集成微控制器，它內部集成了1個增強型的8051，1個智能USB串行接口引擎，1個USB數據收發器，3個8位I／O口，16位地址線，8．5 KB RAM和4 KBFIFO等。增強性8051內核完全與標準8051兼容，而性能可達到標準8051的3倍以上。其框圖如圖2所示。

1．2．2 CY7C68013的工作模式
CY7C68013有Ports模式、Slave FIFO和GPIF三種接口方式。
Ports模式是一種最基本的數據傳輸方式，其數據傳輸主要由固件程序完成，需要CPU的參與，因此數據傳輸速率比較低，適用于傳輸速率要求不高的場合。
Slave FIFO方式是從機方式，外部控制器，如FPGA，可像對普通FIFO一樣對FX2的多層緩沖FIFO進行讀寫。FX2內部的FIFO提供所需的時序信號、握手信號(滿、空等)和輸出使能等。這里就是在Slave FIFO模式下實現USB 2．O接口和FPGA的數據通信。
可編程接口GPIF是主機方式，GPIF作為內部主機控制端點FIFO，可以軟件編程讀寫控制波形，幾乎可以對任何8／16 b接口的控制器、存儲器和總線進行數據的主動讀寫，非常靈活。

2 系統軟件模塊設計
2．1 USB固件程序設計
應用中采用異步FIFO方式，使用內部48 MHz時鐘，自動方式，固件程序采用Cypress公司提供的固件程序框架，在其初始化函數中添加了用戶配置代碼。該設計中異步自動從屬FIFO數據傳輸的初始化代碼如下：