本文分析了晶振模塊和PLL合成器這兩種主要的系統時鐘源的特點，并重點闡述了PLL合成器相對于晶振模塊的替代優勢。
在所有電子系統中，時鐘相當于心臟，時鐘的性能和穩定性直接決定著整個系統的性能。典型的系統時序時鐘信號的產生和分配包含多種功能，如振蕩器源、轉換至標準邏輯電平的部件以及時鐘分配網絡。這些功能可以由元器件芯片組或高度集成的單封裝來完成，如圖1所示。
系統時鐘源需要可靠、精確的時序參考，通常所用的就是晶體。本文將比較兩種主要的時鐘源——晶體振蕩器(XO，簡稱晶
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PLL 晶振
您曾設計過具有分數頻率合成器的鎖相環(PLL)嗎?這種合成器在整數通道上看起來很棒，但在只稍微偏離這些整數通道的頻率點上雜散就會變得高很多，是吧?如果是這樣的話，您就已經遇到過整數邊界雜散現象了 —— 該現象發生在載波的偏移距離等于到最近整數通道的距離時。
例如，若是鑒相器頻率為100MHz，輸出頻率為2001MHz，那么整數邊界雜散將為1MHz的偏移量。在這種情況下，1MHz還是可以容忍的。但當偏移量變得過小，卻仍為非零值時，分數雜散情況會更加嚴重。
采用可編程輸
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VCO PLL
我們在使用功率分析儀的進行測試的時候，選擇合適的同步源，如果同步源設定不當，測量值有可能不穩定或出現錯誤，諧波測量模式還要選擇合適的PLL源，不少客戶經常提出疑惑，同步源和PLL源有什么異同，他們的作用是什么?
為了能精確的計算功率等測量值，需要從采樣數據中按完整的信號周期截取數據，而原始的采樣信號有電壓和電流兩種，由于電壓和電流的信號周期不可能完全一樣，所以無論選擇電壓信號周期作為截取依據，還是選擇電流信號周期作為截取依據，都無法完美的截取完整的信號周期，怎么辦呢?從電壓電流中選擇畸變小、輸入
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PLL PA6000
結合數字式頻率合成器(DDs)和集成鎖相環(PLL)各自的優點，研制并設計了以DDS芯片AD9954和集成鎖相芯片ADF4113構成的高分 辨率、低雜散、寬頻段頻率合成器，并對該頻率合成器進行了分析和仿真，從仿真和測試結果看，該頻率合成器達到了設計目標。該頻率合成器的輸出頻率范圍為 594～999 MHz，頻率步進為5 Hz，相位噪聲為-91dBc。
DDS的參考信號由晶振產生，其頻率為fref。DDS輸出的信號頻率為fDDS，頻率值由頻率控制字(FTW)控制。鎖相環
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DDS PLL
隨著在雷達探測、儀表測量、化學分析等領域研究的不斷深入，不僅要求定性的完成目標檢測，更加需要往高精度、高分辨率成像的方向發展。一方面，產生頻率、 幅度靈活可控，尤其是低相位噪聲、低雜散的頻率源對許多儀器設備起著關鍵作用。另一方面，電子元器件實際性能參數并非理想以及來存在自外部內部的干擾，大 量的誤差因素會嚴重影響系統的準確性。雙路參數可調的信號源可有效地對系統誤差、信號通道間不平衡進行較調，并且可以產生嚴格正交或相關的信號，這在弱信 號檢測中發揮重要作用。為此本文采用雙通道DDS方法，以STM32為控
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STM32 DDS
1引言
DDS同DSP(數字信號處理)一樣，是一項關鍵的數字化技術。DDS是直接數字式頻率合成器(DirectDigitalSynthesizer)的英文縮寫。與傳統的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉換時間等優點，廣泛使用在電信與電子儀器領域，是實現設備全數字化的一個關鍵技術。在各行各業的測試應用中，信號源扮演著極為重要的作用。但信號源具有許多不同的類型，不同類型的信號源在功能和特性上各不相同，分別適用于許多不同的應用。目前，最常見的信號源類型包括任意波形發生器，函數發
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FPGA DDS
現代雷達面臨著綜合性電子干擾、反輻射導彈、低空和超低空突防以及目標隱身技術的等4大威脅，這就要求現代雷達具有反地物、抗積極和消極干擾、反隱身和自身生存的能力，其信號具有頻率捷變、波形參數捷變以及自適應跳頻的能力。因此對雷達信號產生器提出了越來越高的要求，要求具有寬頻帶、高精度、高穩定以及快速跳變的能力。隨著現代電子技術的發展，高性能直接數字合成DDS(Direct DigitalSynthesis)技術、數字信號處理DSP(Digital Signal Processing)技術及大規模可編程邏輯器件
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AD9858 DDS
0 引言
跳頻通信具有較強的抗干擾、抗多徑衰落、抗截獲等能力，已廣泛應用于軍事、交通、商業等各個領域。頻率合成器是跳頻系統的心臟，直接影響到跳頻信號的穩定性和產生頻率的準確度。目前頻率合成主要有三種方法：直接模擬合成法、鎖相環合成法和直接數字合成法(DDS)。直接模擬合成法利用倍頻(乘法)、分頻(除法)、混頻(加法與減法)及濾波，從單一或幾個參考頻率中產生多個所需的頻率。該方法頻率轉換時間快(小于100ns)，但是體積大、功耗高，目前已基本不用。鎖相環合成法通過鎖相環完成頻率的加、減、乘、除運算
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DDS FPGA
高頻信號源設計是三維感應測井的重要組成部分。三維感應測井的原理是利用激勵信號源通過三個正交的發射線圈向外發射高頻信號，再通過多組三個正交的接收線圈，得到多組磁場分量，從而準確測量地層各向異性電阻率。在測井過程中，要求信號源的頻率為高頻，并且要求信號的頻率有很高的穩定性。
產生信號的方法很多，可以采用函數發生器外接分立元件來實現，通過調節外接電容或電阻來設置輸出信號頻率。但輸出信號受外部分立器件參數影響很大，且輸出信號頻率不能太高，同時無法實現頻率步進調節。另外，采用FPGA可實現信號發生器的設計
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DSP DDS
SOPC(System on a Programmable Chip，片上可編程系統)是Altera公司提出的一種靈活、高效的SOC解決方案。它將處理器、存儲器、I/O接口、LVDS、CDR等系統設計需要的功能模塊集成到一個可編程邏輯器件上，構建一個可編程的片上系統。它具有靈活的設計方式，軟硬件可裁減、可擴充、可升級，并具備軟硬件在系統可編程的功能。SOPC的核心器件FPGA已經發展成一種實用技術，讓系統設計者把開發新產品的時間和風險降到最小。最重要的是，具有現場可編程性的FPGA延長了產品在市場的存
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SOPC DDS Nios II Altera
本文提出了一種采用VHDL硬件描述語言設計新型三相正弦脈寬調制（SPWM）波形發生器的方法。該方法以直接數字頻率合成技術(DDS)為核心產生三相SPWM信號。并且利用VHDL設計了死區時間可調的死區時間控制器，解決了傳統的模塊電路等待方法很難產生帶精確死區時間控制的SPWM信號的問題。該方法在Quartus II 9.1環境平臺下進行了仿真驗證，并將設計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區時間可控制的SPWM波形。
關鍵字：
VHDL SPWM DDS 死區時間 FPGA 201505
信號發生器是一種常用的信號源，廣泛應用于通信、測量、科研等現代電子技術領域。信號發生器的核心技術是頻率合成技術，主要方法有：直接模擬頻率合成、鎖相環頻率合成(PLL)、直接數字合成技術(DDS)。DDS 是開環系統，無反饋環節，輸出響應速度快，頻率穩定度高。因此直接數字頻率合成技術是目前頻率合成的主要技術之一。文中的主要內容是采用FPGA 結合虛擬儀器技術，進行DDS 信號發生器的開發[1-2]。
1 DDS 工作原理
圖1 是DDS 基本結構框圖。以正弦波信號發生器為例，利用DDS 技術
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FPGA DDS
針對π網絡石英晶體參數測試系統，采用以STM32F103ZET6型ARM為MCU控制DDS產生激勵信號。該測試系統相對于傳統的PC機測試系統具有設備簡單、操作方便，較之普通單片機測試系統又具有資源豐富、運算速度更快等優點。AD9852型DDS在ARM控制下能產生0～100 MHz掃頻信號，經試驗數據分析得到信號精度達到0.5×10-6，基本滿足設計要求。該系統將以其小巧、快速、操作方便、等優點被廣泛采用。
產生正弦激勵信號一般可以通過振蕩電路或直接數字頻率合成器(Direct
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石英晶體 DDS
1.引言
DDS頻率合成器具有頻率分辨率高，輸出頻點多，可達2N個頻點(假設DDS相位累加器的字長是N);頻率切換速度快，可達us量級;頻率切換時相位連續的優點，可以輸出寬帶正交信號，其輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用;可以產生任意波形;全數字化實現，便于集成，體積小，重量輕。
本文介紹了DDS的基本原理，同時針對DDS波形發生器的FPGA實現進行了簡要介紹，利用SignalTapII嵌入式邏輯分析儀對正弦波、三角波、方波、鋸齒波進行仿真驗證。
2.DDS波形發生器的
關鍵字：
DDS 波形發生器
1971年，美國學者TIERNCY J、TADER C M和GOLD B在《A Digital Frequeney Synthesizer》一文中提出了以全數字技術，從相位概念出發直接合成所需波形的一種新的頻率合成原理，稱之為直接數字頻率合成器DDS(Direct Digitial Frequency Synthesis)[1].這是頻率合成技術的一次重大革命，但限于當時微電子技術和數字信號處理技術的限制，DDS并沒有得到足夠的重視。隨著現代超大規模集成電路集成工藝的高速發展，數字頻率合成技術得到了質
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FPGA DDS
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