三相SPWM波形發生器的設計與仿真

摘要：本文提出了一種采用VHDL硬件描述語言設計新型三相正弦脈寬調制(SPWM)波形發生器的方法。該方法以直接數字頻率合成技術(DDS)為核心產生三相SPWM信號。并且利用VHDL設計了死區時間可調的死區時間控制器，解決了傳統的模塊電路等待方法很難產生帶精確死區時間控制的SPWM信號的問題。該方法在Quartus II 9.1環境平臺下進行了仿真驗證，并將設計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區時間可控制的SPWM波形。

引言

　　三相正弦脈寬調制(SPWM)技術在三相逆變電源系統、交流電機調速系統等領域有著廣泛的應用^[1] ，并且發揮著核心的作用。SPWM發生器是應用系統設計中的一個難點，目前SPWM波形發生器的設計方法有以下幾種：(1)采用模擬電路的方法，用分立元件構成三角波、正弦波信號發生器，再通過LM311等比較器進行自然采樣后輸出SPWM波形。該方法對元件參數穩定性和電路可靠性要求過高，且輸出信號的精度不高。(2)采用專門的SPWM波形發生器集成電路芯片，如SLE4520、SA4828等^[2]，但這些專用芯片的功能單一，使用不靈活。(3)隨著數字芯片的發展，復雜可編程邏輯器件(CPLD)、現場可編程門陣列(FPGA)等器件得到廣泛的應用。因此設計基于CPLD/FPGA器件的波形發生器是目前流行的方法^[3] 。在SPWM信號發生器的設計中，產生死區時間可任意調節的SPWM信號一直是一個難點。本文利用VHDL語言設計了死區時間控制器，使得輸出的兩路SPWM信號的死區時間可以任意調節。本文在Quartus II 9.1平臺下，采用VHDL語言與DDS技術相結合設計了一種帶死區時間控制器的三相SPWM波形發生器，并在DE2-70實驗平臺下進行了驗證。

1 方案設計

　　采用三角波為載波，對正弦波進行自然采樣比較的方法輸出SPWM，其采樣的原理如圖1所示。

　　本文設計思想為在FPGA/CPLD內存中分別存儲了離散的三角波數據、正弦波數據，再利用DDS技術輸出三角波數據和正弦波數據，設計一個數據比較器對以上兩種波形數據進行實時比較，如果正弦波數據大于三角波數據，SPWM信號輸出高電平，反之則輸出低電平。根據以上原理，利用DDS技術產生相位差為120o的三相正弦信號分別與三角波信號進行比較，就能輸出三相SPWM波形。

　　系統的總體框圖如圖2所示。信號a、b、c為三相正弦波數據，分別與信號d三角波數據進行比較后輸出sa、sb、sc為三相SPWM波，再經過死區時間控制器后，最終得到6路SPWM波形輸出。其中sa與nsa波形為反向，sb與nsb波形為反向，sc與nsc波形為反向。

2 三相正弦波發生器模塊

　　三相正弦波發生模塊如圖3所示，該模塊根據傳統的DDS模塊框圖進行優化與改進。其原理是由時鐘信號fclk控制累加器模塊按順序生成ROM的地址，將存儲在ROM中的正弦波形數據逐個輸出。

　　本設計中地址累加器模塊地址寬度N為二進制16位，該累加器主要完成頻率控制字的累加功能，從而得到ROM的尋址地址;正弦波ROM的數字位寬為8位，存儲深度為256;相位控制器設置模塊主要完成設置三個正弦波a、b、c的初相位差為120o的功能。由于正弦波ROM的地址線寬度為8位，而地址累加器地址寬度為16位，所以本文取地址累加器的高8位與正弦波ROM的地址線相連接。