高性能模擬與混合信號IC領導廠商Silicon Labs(芯科實驗室有限公司)今日宣布針對高速網絡、通信和數據中心等當今互聯網基礎設施的根基，推出業界最高頻率靈活性和領先抖動性能的時鐘解決方案。Silicon Labs的新一代Si534x“片上時鐘樹“系列產品包括高性能時鐘發生器和高集成度Multi-PLL抖動衰減器。這些單芯片、超低抖動時鐘芯片整合了時鐘合成與抖動衰減功能，設計旨在減少光傳輸網絡、無線基礎設施、寬帶接入/匯聚、電信級以太網、測試和測量以及企業和數據中心設備(包
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Silicon Labs Multi-PLL 時鐘
十幾年前，頻率控制行業推出了基于鎖相環(PLL)的振蕩器，這是一項開拓性創新技術，采用了傳統晶體振蕩器(XO)所沒有的多項特性。憑借內部時鐘合成器IC技術，基于PLL的XO可編程來支持更寬廣的頻率范圍。這一突破消除了為在特定頻率實現共振而切割和加工石英所需的材料加工工藝步驟。這一創新也使得對基于PLL的XO進行頻率編程成為可能并且實現極短交貨周期。
鑒于傳統振蕩器交貨周期可能接近14周或更長，許多硬件設計人員渴望利用可編程振蕩器獲得顯著的交貨周期優勢。不幸的是，嚴重的問題發生了。一些已經從傳統X
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振蕩器 PLL SoC
高性能模擬與混合信號IC領導廠商Silicon Labs今日宣布針對高速網絡、通信和數據中心等當今互聯網基礎設施的根基，推出業界最高頻率靈活性和領先抖動性能的時鐘解決方案。Silicon Labs的新一代Si534x“片上時鐘樹“系列產品包括高性能時鐘發生器和高集成度Multi-PLL抖動衰減器。這些單芯片、超低抖動時鐘芯片整合了時鐘合成與抖動衰減功能，設計旨在減少光傳輸網絡、無線基礎設施、寬帶接入/匯聚、電信級以太網、測試和測量以及企業和數據中心設備(包括邊緣路由器、交換機、
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Silicon Labs Si534x Multi-PLL
Analog Devices, Inc.(ADI)，全球領先的高性能信號處理解決方案提供商，最近推出了ADIsimPE?(個人版)仿真器，此款仿真器適合線性和混合信號應用，能夠進行虛擬原型開發，以滿足資源有限且要求產品快速上市的客戶的需求。ADIsimPE由SIMetrix/SIMPLIS?仿真器供電，它使用SIMetrix SPICE仿真線性電路，如精密基準電壓源、運算放大器和線性調節器以及SIMPLIS(分段線性系統仿真)，從而高速分析PLL之類的非線性電路并且能夠切換電源
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Analog Devices ADIsimPower PLL
日前，德州儀器 (TI) 宣布推出支持高級頻率調制功能的業界最高性能 14GHz 分數 N分頻PLLatinum? 鎖相環 (PLL)。該 LMX2492 提供業界最佳噪聲性能，比性能最接近的同類競爭器件低 6dB，可提升射頻 (RF) 靈敏度以及雷達覆蓋范圍及精確度。此外，該器件還支持 200MHz 的相位頻率檢測器、5V 充電泵電源以及 500 MHz 至 14GHz 的寬泛工作頻率。LMX2492 提供工業及汽車級(1 級)版本，適用于軍事與汽車雷達、微波回程、通信以及測量測試應用。 LMX2
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TI PLL LMX2492
Analog Devices, Inc. (NASDAQ:ADI)近日發布三款全新的鎖相環(PLL)器件ADF5355/ADF4355-2/ADF4155，其中一款具有業界最寬的頻率覆蓋范圍和最低的壓控振蕩器(VCO)相位噪聲，且在單個器件中實現這些性能。ADF5355 PLL具有同類最寬的55 MHz至14 GHz頻譜范圍;而ADF4355-2 PLL的頻譜范圍為55 MHz至4.4 GHz。這些器件可供需要單片高性能寬帶頻率合成器的RF和微波通信系統設計人員使用。這兩款PLL均集成超低相位噪聲VC
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ADI PLL ADF5355
摘要：傳統的多路同步信號源常采用單片機搭載多片專用DDS芯片配合實現。該技術實現復雜，且在要求各路同步相干可控時難以實現。本文在介紹了DDS原理的基礎上，給出了用Verilog_HDL語言實現相干多路DDS的工作原理、設計思路、電路結構。利用Modelsim仿真驗證了該設計的正確性，本設計具有調相方便，相位連續，頻率穩定度高等優點。
關鍵詞：DDS;現場可編程門陣列(FPGA);相位累加器;Verilog_HDL
實現信號源的多路同步輸出且各路間擁有固定的相位關系，在雷達、通信等多領域有著重要的應用。
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FPGA DDS
摘要 基于直接數字頻率合成技術DDS的原理，分析了影響DDS頻率輸出的核心因素。在此基礎上仿真驗證了相位累加器的位數對DDS頻率輸出的作用。介紹了一種DDS芯片AD9852并基于這種芯片提出了一種雷達回波模擬器的設計，并分析了DDS芯片的優缺點。該設計能夠穩定地產生70 MHz載頻的雷達回波，較好地模擬出所需回波。
關鍵詞 DDS;相位累加器;AD9852
直接數字頻率合成技術(DDS)是繼直接頻率合成技術和鎖相環式頻率合成技術之后的第三代頻率合成技術，它的原理是在采樣頻率一定的條件下，通過控制兩次連
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DDS AD9852
相位噪聲源：
振蕩器的單邊帶相位噪聲主要特性通常如圖5所示，該相位噪聲(單位：dBc/Hz)在對數尺度上被繪制成偏移頻率f0的函數。
實際曲線近似由一系列區間構成，每一區間的斜率為1/fx，其中X=0表示白相位噪聲區間，即此時曲線斜率為0dB/decade。當X=1時，相位噪聲區間則稱為閃爍相位噪聲，其斜率為-20dB/decade。依此類推，其它區間則對應更大的X值。X值越大的區間與載波頻率越接近。
圖6所示為PLL時鐘發生器中相位噪聲的曲線圖。需要注意的是，本圖與前述圖5中所示的
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IC時鐘 PLL 噪聲 振蕩器 相位抖動
我們在本系列文章的前一部分[鏈接]已經討論了鎖相環(PLL)的應用以及在時鐘分配系統中，PLL相對于傳統振蕩器的優勢。接下來我們將會闡述基于PLL的時鐘分配系統的重要參數，這些參數都是設計時必須考慮的。例如，在實踐過程中，時鐘的準確時序對所有分配系統而言都非常重要。如果時鐘位置偏差范圍大，則可能會導致系統發生故障。時域中的這些偏差被稱為“抖動”。此外，抖動又分多個類別，譬如周期性抖動、周期間抖動、RMS抖動、長期抖動以及相位抖動。在本章節，我們將重點闡述“相位抖動&
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IC時鐘 PLL 噪聲 振蕩器 相位抖動
摘要 針對π網絡石英晶體參數測試系統，采用以STM32F103ZET6型ARM為MCU控制DDS產生激勵信號。該測試系統相對于傳統的PC機測試系統具有設備簡單、操作方便，較之普通單片機測試系統又具有資源豐富、運算速度更快等優點。AD9852型DDS在ARM控制下能產生0～100 MHz掃頻信號，經試驗數據分析得到信號精度達到0.5×10-6，基本滿足設計要求。該系統將以其小巧、快速、操作方便、等優點被廣泛采用。
關鍵詞 石英晶體;DDS;AD9852;STM32F103ZET6
產生
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ARM DDS
摘要：為了提高數字調制信號發生器的頻率準確度和穩定度，并使其相關技術參數靈活可調，提出了基于FPGA和DDS技術的數字調制信號發生器設計方法。利用Matlab/Simulink、DSP Builder、QuartusⅡ3個工具軟件，進行基本DDS建模，然后在DDS模塊的基礎上，通過單片機等電路組成的控制單元的邏輯控制作用，根據通信系統中數字調制方式的基本原理，設計并實現了數字調制信號發生器，從而實現二進制頻移鍵控(2FSK)、二進制相移鍵控(2PSK)和二進制幅移鍵控(2ASK)3種基本的二進制數字調制。
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FPGA DDS
頻率源作為電子系統的核心，是決定電子系統性能的關鍵設備。雷達、通信、電子偵察和對抗設備中，高性能的頻率源是實現其整體設備高性能指標的關鍵技術之一。頻率源的相位噪聲和雜散抑制的性能直接影響整個系統的性能。其中采用鎖相環設計的頻率源具有輸出頻率高、頻率穩定度高、頻率純、低相噪、雜散抑制好等優點。
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PLL VCO AVR
一個采用典型無源環路濾波器的PLL系統如圖5所示，其中包括以I_Leakage表示的電流源，代表充電泵的泄漏電流。假定PLL是鎖定的，那么I_Leakage在充電泵關斷時，減少了CP保持的電量。當充電泵每PFD周期接通一次時，ICP_UP通過加上一個短的電流脈沖，補充CP損失的電量。
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PLL VCO IC
本文給出了一種簡單的模型，可用來在PLL系統中準確地預測由于充電泵和/或運算放大器泄漏電流引起的基準雜散噪聲的大小。知道如何預測這類噪聲有助于在PLL系統設計的早期明智地選擇環路參數。
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PLL VCO IC
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