益華電腦(Cadence)推出下一代Cadence JasperGold形式驗證平臺，此新型形式驗證解決方案將Cadence Incisive形式與JasperGold技術整合為單一平臺，與以往解決方案相比，效能可增加至15倍。此外，整合至Cadence系統開發套裝(Cadence System Development Suite)后，JasperGold技術可縮短驗證時程達3個月。
JasperGold形式(formal)與形式輔助技術整合至Cadence系統開發套
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Cadence JasperGold
Cadence(Cadence Design Systems, Inc. )今天發布Cadence® Innovus™ 設計實現系統，這是新一代的物理設計實現解決方案，使系統芯片(system-on-chip，SoC)開發人員能夠在加速上市時間的同時交付最佳功耗、性能和面積(PPA)指標的的設計。Innovus設計實現系統由具備突破性優化技術所構成的大規模的并行架構所驅動，在先進的16/14/10納米FinFET工藝制程和其他成熟的制程節點上通常能提升10%到20%的功耗、性能和面
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Cadence SoC
Cadence今天宣布燦芯半導體(Brite Semiconductor Corporation)運用Cadence® 數字設計實現和signoff工具，完成了4個28nm系統級芯片(SoC)的設計，相比于先前的設計工具，使其產品上市時間縮短了3周。通過使用Cadence設計工具，燦芯半導體的設計項目實現了提升20%的性能和節省10%的功耗。
燦芯半導體使用Cadence Encounter® 數字設計實現系統用于物理實現、Cadence Voltus™ IC電源完整
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Cadence SoC
益華電腦(Cadence Design Systems)宣布，已與通訊網路與數位媒體晶片組供應商海思半導體(HiSilicon Technologies)已經簽署合作協議，將于16奈米 FinFET 設計領域大幅擴增采用Cadence 數位與客制/類比流程，并于10奈米和7奈米制程的設計流程上密切合作。
海思半導體也廣泛使用Cadence數位和客制/類比驗證解決方案，并且已經取得Cadence DDR IP與Cadence 3D-IC 解決方案授權，將于矽中介層基底(silicon interp
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Cadence 海思 FinFET
曾經看到電腦主板的PCB的時候，心里想能自己畫出來是多么棒的一件事情。后來接觸到protel99se就步入了畫板子的隊伍，之后altium 、cadence等等。隨著畫板子的經歷積累，發現需要注意的事項越來越多。一塊好的PCB板子不是將連線連通就行，置于其中的故事，容我慢慢道來。
第一、大多數PCB的設計師都是是精通電子元器件的工作原理，知道其相互影響，更明白構成電路板輸入和輸出的各種數據傳輸標準。一個優秀的電子產品不但需要有優秀的原理圖，更需要PCB布局和走線的人，而后者對最終電路板的成敗起到
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PCB altium cadence
全球知名的電子設計創新領導者Cadence設計系統公司今日宣布其豐富的IP組合與數字和定制/模擬設計工具可支持臺積電全新的超低功耗(ULP)技術平臺。該ULP平臺涵蓋了提供多種省電方式的多個工藝節點，以利于最新的移動和消費電子產品的低功耗需求。
為加速臺積電超低功耗平臺的技術發展，Cadence將包括存儲器、接口及模擬功能的設計IP遷移到此平臺。使用Cadence TensilicaÒ數據平面處理器，客戶可以從超低功耗平臺受益于各種低功耗DSP應用，包括影像、永遠在線的語音、面部識
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Cadence 臺積電 FinFET
全球知名的電子設計創新領導者Cadence設計系統公司今日宣布為臺積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統和芯片公司在16納米FF+的先進制程上相比于16納米FF工藝，獲得同等功耗下15%的速度提升、或者同等速度下30%的功耗節約。
目前在開發16 FF+工藝的過程中，Cadence的IP產品組合包括了在開發先進制程系統單芯片中所需的多種高速協議，其中包括關鍵的內存、存儲和高速互聯標準。IP將在2014年第四季度初通過測試芯片測試。有關IP
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Cadence 臺積電 FinFET
全球知名電子設計創新領先公司Cadence設計系統公司今日宣布，其數字和定制/模擬分析工具已通過臺積電公司16FF+制程的V0.9設計參考手冊(Design Rule Manual，DRM) 與SPICE認證，相比于原16納米FinFET制程，可以使系統和芯片公司通過此新工藝在同等功耗下獲得15%的速度提升、或者在同等速度下省電30%。目前16FF+ V1.0認證正在進行中，計劃于2014年11月實現。Cadence也和臺積電合作實施了16FF+ 制程定制設計參考流程的多處改進。此外，Cadence也
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Cadence 臺積電 FinFET
全球知名電子設計創新領先公司Cadence設計系統公司，今日宣布臺積電采用了Cadence®16納米FinFET單元庫特性分析解決方案。由Cadence和臺積電共同研發的單元庫分析工具設置已在臺積電網站上線，臺積電客戶可以直接下載。該設置是以Cadence Virtuoso® Liberate® 特性分析解決方案和Spectre® 電路模擬器為基礎，并涵蓋了臺積電標準單元的環境設置和樣品模板。
利用本地的Spectre API整合方案，Liberate和Spect
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Cadence 臺積電 FinFET
在高密度互聯技術中，PCB規模比較大，需要進行團隊合作，接下來，給大家介紹一種合作開發的方法。
如圖1，為我們需要合作的PCB板。
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圖1
在圖1的中心部分，有一片比較大的FPGA芯片，如果想將該部分的布局、布線讓另外一個同事處理，自己集中精力把其他部分的搞定。那么該怎么辦呢?點擊place->Design Partition，然后點擊create partition，首先劃定一塊區域。劃定區域的方法有以下幾種：Add rectangle和Add sh
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cadence PCB
有好幾個同事問我cadence之capture中關于保存元器件封裝的問題。
我們知道，封裝庫的管理是非常重要的事情，是我們所有工程設計的基礎，封裝庫有一丁點的錯誤，可能辛苦幾個月的設計就白費了，比如：電源管腳、地管腳定義錯、地址線數據線接反、多定義管腳、少定義管腳等(原理圖封裝如此，PCB封裝也不例外)，所以針對比較復雜的元器件，比如FPGA、CPU，動輒上千個管腳，如果自己一個管腳一個管腳畫的話，再加上核對的時間，可能需要一周時間，并且還容易出錯。這時候拿來主義就用到了，別人成熟的封裝，調試沒
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cadence capture PCB
8月5日，Cadence公司在上海隆重舉辦年度CDNLive使用者大會。期間，Cadence宣布推出Voltus-Fi定制型電源完整性解決方案，芯片簽收與驗證部門產品營銷總監Jerry Zhao向行業媒體具體講解了新產品的特點。
VoltusTM-Fi定制型電源完整性解決方案具備晶體管級的電遷移和電流電阻壓降分析技術(EMIR)，獲得晶圓廠在電源簽收中SPICE級精度的認證，從而創建了設計收斂的最快路徑。新的解決方案采用Cadence Spectre? APS(Accelerated P
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Cadence Voltus-Fi SPICE 201409
全球電子設計創新領先公司Cadence設計系統公司 (Cadence Design Systems, Inc) 在上海浦東嘉里大酒店舉辦年度CDNLive使用者大會，會議集聚了Cadence的技術用戶、開發者、業界專家與行業媒體700多人，Cadence工具的開發專家和使用者們面對面分享重要設計與驗證問題的解決經驗，探討高級晶片、SoC和系統的技術潮流趨勢。
5號早上，Cadence公司副總裁兼中國區總經理劉國軍先生首先代表公司歡迎業界客戶、合作伙伴、專家學者及媒體朋友的到來。Cadence總裁
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Cadence CDNLive SoC
全球電子設計創新領先公司Cadence設計系統公司今天宣布推出Cadence® Voltus™-Fi定制型電源完整性解決方案(Cadence® Voltus™-Fi Custom Power Integrity Solution)，具備晶體管級的電遷移和電流電阻壓降分析技術(EMIR)，獲得晶圓廠在電源簽收中SPICE級精度的認證，從而創建了設計收斂的最快路徑。新的解決方案采用Cadence Spectre® APS(Accelerated Parall
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Cadence Voltus-Fi EMIR
電子產品世界,為電子工程師提供全面的電子產品信息和行業解決方案,是電子工程師的技術中心和交流中心,是電子產品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網絡家園
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零中頻放大器 低噪聲 DIS管腳 Cadence
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Cadence Design Systems Inc.是全球最大的電子設計技術(Electronic Design Technologies)、程序方案服務和設計服務供應商。其解決方案旨在提升和監控半導 [
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