cadence 文章 最新資訊
Cadence發(fā)布完整數(shù)字與簽核參考流程用于Imagination Technologies公司PowerVR Series7 GPU
- Cadence設(shè)計系統(tǒng)公司今日宣布，正式交付完整的數(shù)字與簽核參考流程，用于Imagination Technologies (IMG.L)公司PowerVR Series7圖形處理單元(GPU)。采用此高度集成的Cadence® 參考流程，550萬實(shí)例的完整合成與設(shè)計實(shí)現(xiàn)可在2.5天完成。對比上一代Cadence設(shè)計流程，產(chǎn)品開發(fā)設(shè)計時間縮短1倍以上。同時，采納新參考流程后，芯片面積平均縮小3%，Imagination最復(fù)雜的組塊面積可縮小達(dá)7%。 此參考流程操作簡單，僅需單次執(zhí)行;同時
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仿真加速劃時代的產(chǎn)品——Palladium Z1企業(yè)級仿真平臺發(fā)布
- Cadence作為全球EDA電子設(shè)計自動化領(lǐng)導(dǎo)廠商，其Palladium平臺自2001年推出以來，給眾多系統(tǒng)芯片開發(fā)商在提高設(shè)計水平、驗證以前無法實(shí)現(xiàn)的性能與擴(kuò)展性方面帶來了巨大的幫助。今天，Cadence正式推出Cadence Palladium Z1企業(yè)級硬件仿真加速平臺?！ alladium Z1：業(yè)內(nèi)第一個數(shù)據(jù)中心級硬件仿真加速器 據(jù)介紹，這是業(yè)內(nèi)第一個數(shù)據(jù)中心級硬件仿真加速器，仿真處理能力是上一代產(chǎn)品(Palladium XP II)的5
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三大新技術(shù)能否改善IC設(shè)計中的功耗、性能和面積？
- 兩岸的IC設(shè)計公司在先進(jìn)制程節(jié)點(diǎn)晶片設(shè)計和其復(fù)雜度的進(jìn)展令全球半導(dǎo)體界矚目。于此同時，對領(lǐng)先EDA工具的需求也持續(xù)上升。 Cadence在今年上半年推出了Innovus設(shè)計實(shí)現(xiàn)系統(tǒng)，稱其為新一代的實(shí)體設(shè)計實(shí)現(xiàn)解決方案，使系統(tǒng)開發(fā)人員能夠在先進(jìn)的16/14/10奈米FinFET制程以及其他成熟的制程節(jié)點(diǎn)上交付最佳功耗、性能和面積(PPA)指標(biāo)的設(shè)計。 2015年10月中旬，我拜訪了Cadence位于美國矽谷的總部，與Cadence公司設(shè)計實(shí)作產(chǎn)品事業(yè)部的產(chǎn)品管理總監(jiān)Vinay Patward
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Cadence中國用戶大會 CDNLive八月上海盛大召開
- 全球電子設(shè)計創(chuàng)新領(lǐng)先公司Cadence設(shè)計系統(tǒng)公司 (Cadence Design Systems, Inc.)宣布：將于8月13日(星期四)在上海浦東嘉里大酒店舉辦一年一度的中國用戶大會——CDNLive China 2015!以“聯(lián)結(jié)，分享，啟發(fā)!”為主題的CDNLive大會將集聚超過700位IC行業(yè)從業(yè)者，包括IC設(shè)計工程師、系統(tǒng)開發(fā)者與業(yè)界專家，將分享重要半導(dǎo)體設(shè)計領(lǐng)域的解決方案和成功經(jīng)驗，讓參與者獲得知識、靈感與動力，并為實(shí)現(xiàn)高階半導(dǎo)體芯片、S
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下一代Cadence JasperGold 效能增15倍
- 益華電腦(Cadence)推出下一代Cadence JasperGold形式驗證平臺，此新型形式驗證解決方案將Cadence Incisive形式與JasperGold技術(shù)整合為單一平臺，與以往解決方案相比，效能可增加至15倍。此外，整合至Cadence系統(tǒng)開發(fā)套裝(Cadence System Development Suite)后，JasperGold技術(shù)可縮短驗證時程達(dá)3個月。 JasperGold形式(formal)與形式輔助技術(shù)整合至Cadence系統(tǒng)開發(fā)套
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Cadence推出Innovus設(shè)計實(shí)現(xiàn)系統(tǒng)周轉(zhuǎn)時間減少最高達(dá)10倍，并交付最佳品質(zhì)的結(jié)果
- Cadence(Cadence Design Systems, Inc. )今天發(fā)布Cadence® Innovus™ 設(shè)計實(shí)現(xiàn)系統(tǒng)，這是新一代的物理設(shè)計實(shí)現(xiàn)解決方案，使系統(tǒng)芯片(system-on-chip，SoC)開發(fā)人員能夠在加速上市時間的同時交付最佳功耗、性能和面積(PPA)指標(biāo)的的設(shè)計。Innovus設(shè)計實(shí)現(xiàn)系統(tǒng)由具備突破性優(yōu)化技術(shù)所構(gòu)成的大規(guī)模的并行架構(gòu)所驅(qū)動，在先進(jìn)的16/14/10納米FinFET工藝制程和其他成熟的制程節(jié)點(diǎn)上通常能提升10%到20%的功耗、性能和面
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燦芯半導(dǎo)體運(yùn)用Cadence數(shù)字設(shè)計實(shí)現(xiàn)和Signoff工具，提升了4個SoC設(shè)計項目的質(zhì)量并縮短了上市時間
- Cadence今天宣布燦芯半導(dǎo)體(Brite Semiconductor Corporation)運(yùn)用Cadence® 數(shù)字設(shè)計實(shí)現(xiàn)和signoff工具，完成了4個28nm系統(tǒng)級芯片(SoC)的設(shè)計，相比于先前的設(shè)計工具，使其產(chǎn)品上市時間縮短了3周。通過使用Cadence設(shè)計工具，燦芯半導(dǎo)體的設(shè)計項目實(shí)現(xiàn)了提升20%的性能和節(jié)省10%的功耗。 燦芯半導(dǎo)體使用Cadence Encounter® 數(shù)字設(shè)計實(shí)現(xiàn)系統(tǒng)用于物理實(shí)現(xiàn)、Cadence Voltus™ IC電源完整
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Cadence與海思在FinFET設(shè)計領(lǐng)域擴(kuò)大合作
- 益華電腦(Cadence Design Systems)宣布，已與通訊網(wǎng)路與數(shù)位媒體晶片組供應(yīng)商海思半導(dǎo)體(HiSilicon Technologies)已經(jīng)簽署合作協(xié)議，將于16奈米 FinFET 設(shè)計領(lǐng)域大幅擴(kuò)增采用Cadence 數(shù)位與客制/類比流程，并于10奈米和7奈米制程的設(shè)計流程上密切合作。 海思半導(dǎo)體也廣泛使用Cadence數(shù)位和客制/類比驗證解決方案，并且已經(jīng)取得Cadence DDR IP與Cadence 3D-IC 解決方案授權(quán)，將于矽中介層基底(silicon interp
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淺談PCB設(shè)計從淺到深設(shè)計
- 曾經(jīng)看到電腦主板的PCB的時候，心里想能自己畫出來是多么棒的一件事情。后來接觸到protel99se就步入了畫板子的隊伍，之后altium 、cadence等等。隨著畫板子的經(jīng)歷積累，發(fā)現(xiàn)需要注意的事項越來越多。一塊好的PCB板子不是將連線連通就行，置于其中的故事，容我慢慢道來。 第一、大多數(shù)PCB的設(shè)計師都是是精通電子元器件的工作原理，知道其相互影響，更明白構(gòu)成電路板輸入和輸出的各種數(shù)據(jù)傳輸標(biāo)準(zhǔn)。一個優(yōu)秀的電子產(chǎn)品不但需要有優(yōu)秀的原理圖，更需要PCB布局和走線的人，而后者對最終電路板的成敗起到
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Cadence IP組合和工具支持臺積電新的超低功耗平臺
- 全球知名的電子設(shè)計創(chuàng)新領(lǐng)導(dǎo)者Cadence設(shè)計系統(tǒng)公司今日宣布其豐富的IP組合與數(shù)字和定制/模擬設(shè)計工具可支持臺積電全新的超低功耗(ULP)技術(shù)平臺。該ULP平臺涵蓋了提供多種省電方式的多個工藝節(jié)點(diǎn)，以利于最新的移動和消費(fèi)電子產(chǎn)品的低功耗需求。 為加速臺積電超低功耗平臺的技術(shù)發(fā)展，Cadence將包括存儲器、接口及模擬功能的設(shè)計IP遷移到此平臺。使用Cadence TensilicaÒ數(shù)據(jù)平面處理器，客戶可以從超低功耗平臺受益于各種低功耗DSP應(yīng)用，包括影像、永遠(yuǎn)在線的語音、面部識
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Cadence為臺積電16納米FinFET+ 制程推出一系列IP組合
- 全球知名的電子設(shè)計創(chuàng)新領(lǐng)導(dǎo)者Cadence設(shè)計系統(tǒng)公司今日宣布為臺積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統(tǒng)和芯片公司在16納米FF+的先進(jìn)制程上相比于16納米FF工藝，獲得同等功耗下15%的速度提升、或者同等速度下30%的功耗節(jié)約。 目前在開發(fā)16 FF+工藝的過程中，Cadence的IP產(chǎn)品組合包括了在開發(fā)先進(jìn)制程系統(tǒng)單芯片中所需的多種高速協(xié)議，其中包括關(guān)鍵的內(nèi)存、存儲和高速互聯(lián)標(biāo)準(zhǔn)。IP將在2014年第四季度初通過測試芯片測試。有關(guān)IP
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Cadence數(shù)字與定制/模擬工具通過臺積電16FF+制程的認(rèn)證，并與臺積電合作開發(fā)10納米FinFET工藝
- 全球知名電子設(shè)計創(chuàng)新領(lǐng)先公司Cadence設(shè)計系統(tǒng)公司今日宣布，其數(shù)字和定制/模擬分析工具已通過臺積電公司16FF+制程的V0.9設(shè)計參考手冊(Design Rule Manual，DRM) 與SPICE認(rèn)證，相比于原16納米FinFET制程，可以使系統(tǒng)和芯片公司通過此新工藝在同等功耗下獲得15%的速度提升、或者在同等速度下省電30%。目前16FF+ V1.0認(rèn)證正在進(jìn)行中，計劃于2014年11月實(shí)現(xiàn)。Cadence也和臺積電合作實(shí)施了16FF+ 制程定制設(shè)計參考流程的多處改進(jìn)。此外，Cadence也
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臺積電采用Cadence的16納米FinFET單元庫特性分析解決方案
- 全球知名電子設(shè)計創(chuàng)新領(lǐng)先公司Cadence設(shè)計系統(tǒng)公司，今日宣布臺積電采用了Cadence®16納米FinFET單元庫特性分析解決方案。由Cadence和臺積電共同研發(fā)的單元庫分析工具設(shè)置已在臺積電網(wǎng)站上線，臺積電客戶可以直接下載。該設(shè)置是以Cadence Virtuoso® Liberate® 特性分析解決方案和Spectre® 電路模擬器為基礎(chǔ)，并涵蓋了臺積電標(biāo)準(zhǔn)單元的環(huán)境設(shè)置和樣品模板。 利用本地的Spectre API整合方案，Liberate和Spect
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cadence設(shè)計提高篇之團(tuán)隊合作
- 在高密度互聯(lián)技術(shù)中，PCB規(guī)模比較大，需要進(jìn)行團(tuán)隊合作，接下來，給大家介紹一種合作開發(fā)的方法。 如圖1，為我們需要合作的PCB板。 ? 圖1 在圖1的中心部分，有一片比較大的FPGA芯片，如果想將該部分的布局、布線讓另外一個同事處理，自己集中精力把其他部分的搞定。那么該怎么辦呢?點(diǎn)擊place->Design Partition，然后點(diǎn)擊create partition，首先劃定一塊區(qū)域。劃定區(qū)域的方法有以下幾種：Add rectangle和Add sh
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cadence之器件原理封裝的提取
- 有好幾個同事問我cadence之capture中關(guān)于保存元器件封裝的問題。 我們知道，封裝庫的管理是非常重要的事情，是我們所有工程設(shè)計的基礎(chǔ)，封裝庫有一丁點(diǎn)的錯誤，可能辛苦幾個月的設(shè)計就白費(fèi)了，比如：電源管腳、地管腳定義錯、地址線數(shù)據(jù)線接反、多定義管腳、少定義管腳等(原理圖封裝如此，PCB封裝也不例外)，所以針對比較復(fù)雜的元器件，比如FPGA、CPU，動輒上千個管腳，如果自己一個管腳一個管腳畫的話，再加上核對的時間，可能需要一周時間，并且還容易出錯。這時候拿來主義就用到了，別人成熟的封裝，調(diào)試沒
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cadence介紹
EDA仿真軟件Cadence
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Cadence Design Systems Inc.是全球最大的電子設(shè)計技術(shù)(Electronic Design Technologies)、程序方案服務(wù)和設(shè)計服務(wù)供應(yīng)商。其解決方案旨在提升和監(jiān)控半導(dǎo) [ 查看詳細(xì) ]
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