燦芯半導體運用Cadence數字設計實現和Signoff工具，提升了4個SoC設計項目的質量并縮短了上市時間

　　Cadence今天宣布燦芯半導體(Brite Semiconductor Corporation)運用Cadence® 數字設計實現和signoff工具，完成了4個28nm系統級芯片(SoC)的設計，相比于先前的設計工具，使其產品上市時間縮短了3周。通過使用Cadence設計工具，燦芯半導體的設計項目實現了提升20%的性能和節省10%的功耗。

　　燦芯半導體使用Cadence Encounter® 數字設計實現系統用于物理實現、Cadence Voltus™ IC電源完整性解決方案用于電源signoff和設計收斂。Encounter數字設計實現系統結合GigaOpt路徑驅動優化和CCOpt并發時鐘數據路徑優化的方案,使燦芯半導體能同時實現提高性能和降低功耗。此外，Voltus IC電源完整性解決方案使燦芯半導體能在設計早期就可以驗證設計功能是否符合預期，從而大大降低在設計后期遭遇失敗的風險、最終縮短整個開發時間。有關Encounter數字實現系統詳細信息請查詢Cadence網站：http://www.cadence.com/products/di/edi_system/pages/default.aspx;有關Voltus IC電源完整性解決方案的詳細信息請查詢：http://www.cadence.com/products/mfg/voltus/Pages/default.aspx。

　　“在競爭白熱化的移動設備市場中，用對工具很重要，使用正確的數字設計實現和signoff工具能讓我們在競爭中保持領先。”燦芯半導體(Brite Semiconductor)首席營運官徐滔先生表示：“Cadence Encounter數字設計實現系統和Voltus IC電源完整性解決方案的出色效率能幫助我們達成目標，不僅使性能和功耗實現最優化，同時縮短10%的產品上市時間并強化了我們設計的可靠性。”

　　“Cadence的工具幫助燦芯半導體提升了他們的設計品質和工程效率，令他們按時完成了28nm SoC的設計。” Cadence設計與Signoff事業部資深副總裁Anirudh Devgan博士表示：“節省3周的設計時間代表燦芯半導體能夠執行更多更創新設計項目，他們有能力讓更多的設計項目更快上市。”