- Cadence Encounter數字實現系統與Cadence光刻物理分析器
可降低風險并縮短設計周期
全球電子設計創新領先企業Cadence設計系統公司(NASDAQ:CDNS) 今天宣布，設計服務公司創意電子(GUC)使用Cadence? Encounter?數字實現系統(EDI)和Cadence光刻物理分析器成功完成20納米系統級芯片(SoC)測試芯片流片。雙方工程師通過緊密合作，運用Cadence解決方案克服實施和可制造性設計(DFM)驗證挑戰，并最終完成設計。
在開發過程中
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Cadence 20納米 SoC
- 為簡化和加速復雜IC的開發，Cadence 設計系統公司不久前推出Tempus時序簽收解決方案。這是一款新的靜態時序分析與收斂工具，旨在幫助系統級芯片 (SoC) 開發者加速時序收斂，將芯片設計快速轉化為可制造的產品。
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Cadence Tempus CPU 201307
- Cadence日前宣布，臺積電(TSMC)在20納米制程對全新的Cadence Tempus時序簽收解決方案提供了認證。該認證意味著通過臺積電嚴格的EDA工具驗證過的Cadence Tempus 時序簽收解決方案能夠確保客戶實現先進制程節點的最高精確度標準。
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Cadence 臺積電 Tempus
- 在加速復雜IC開發更容易的當下，益華電腦(Cadence Design Systems, Inc.)發表 Tempus 時序 Signoff解決方案(Timing Signoff Solution)，這是嶄新的靜態時序分析與收斂工具，精心設計讓系統晶片(System-on-Chip，SoC)開發人員能夠加速時序收斂，讓晶片設計更快速地投入制造流程。Tempus 時序Signoff解決方案意謂全新的時序signoff工具作法，讓客戶能夠縮短時序signoff收斂與分析，實現更快速的試產，同時創造良率更高
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Cadence SoC設計
- 為設計收斂和簽收提供前所未有的性能和容量
Tempus?時序簽收解決方案提供的性能比傳統的時序分析解決方案提升了一個數量級。
可擴展性，能夠對具有上億個實例的設計進行全扁平化分析。
集成的簽收精度的時序收斂環境利用創新的考慮物理layout的ECO技術，可以使設計閉合提前數周時間。
為簡化和加速復雜IC的開發，Cadence 設計系統公司推出Tempus? 時序簽收解決方案。這是一款新的靜態時序分析與收斂工具，旨在幫助系統級芯片 (SoC) 開發者加速時序收斂，將芯片設計快速轉
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Cadence Tempus 時序簽收
- 【中國，2013年5月14日】全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS)，近日推出新版本Incisive Enterprise Simulator，該版本將復雜SoC的低功耗驗證效率提高了30%。13.1版的Cadence Incisive Enterprise Simulator致力于解決低功耗驗證的問題，包括高級建模、調試、功率格式支持，并且為當今最復雜的SoC提供了更快的驗證方式。
Incisive SimVision Debugger的最新
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Cadence SoC
- 【中國，2013年5月13日】全球電子設計創新領先企業Cadence設計系統公司(NASDAQ:CDNS)近日宣布，GLOBALFOUNDRIES已攜手Cadence®，為其20和14納米制程提供模式分類數據。GLOBALFOUNDRIES之所以采用Cadence模式分類和模式匹配解決方案，是因為它們可以使可制造性設計(DFM)加快四倍，這對提高客戶硅片成品率和可預測性非常關鍵。
“我們已集成了Cadence模式分類技術，根據模式相似性將成品率不利因素分成若干模式
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Cadence 28納米
- 2013年3月11日，EDA領頭羊Cadence宣布，其已與在數據平面處理(DPU) IP領域的領導者Tensilica以約3.8億美元現金收購Tensilica達成協議。至此，Cadence在高速數據處理和接口IP方面布局已基本就緒，為下一代SoC設計做好了IP準備。
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Cadence ARM CPU 201304
- FinFET技術是電子行業的下一代前沿技術，是一種全新的新型的多門3D晶體管。和傳統的平面型晶體管相比，FinFET器件可以提供更顯著的功耗和性能上的優勢。英特爾已經在22nm上使用了稱為“三柵”的FinFET技術，同時許多晶圓廠也正在準備16納米或14納米的FinFET工藝。
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Cadence FinFET 晶圓 201304
- 摘要：在傳統Brokaw帶隙基準源的基礎上，提出一種采用自偏置結構和共源共柵電流鏡的低成本多路基準電壓輸出的CMOS帶隙基準源結構，省去了一個放大器，并減小了所需的電阻阻值，大大降低了成本，減小了功耗和噪聲。該
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帶隙基準源 多路基準電壓輸出 溫度系數 Cadence
- ARM和Cadence近日宣布合作細節，揭示其共同開發首款基于臺積電16納米FinFET制程的ARM?Cortex?-A57處理器，實現對16納米性能和功耗縮小的承諾。測試芯片是采用完整的Cadence RTL-to-signoff流程、 Cadence Virtuoso 定制設計平臺、ARM Artisan?標準單元庫和臺積電的存儲器的宏
?
??? Cortex -A57處理器是ARM迄今為止性能最高的處理器，基于新的64位指令集
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Cadence 設計 EDA
- Cadence設計系統公司4月9日宣布與TSMC簽訂了一項長期合作協議，共同開發16納米FinFET技術，以其適用于移動、網絡、服務器和FPGA等諸多應用領域。此次合作非常深入，開始于工藝制造的早期階段，貫穿于設計分析至設計簽收，全面有效解決FinFETs設計存在的問題，從而交付能實現超低功耗、超高性能芯片的設計方案。
????在16納米及以下工藝技術下設計開發系統級芯片設計（SoC），只有FinFET 技術才具備功率、性能和面積上（PPA）的獨特優勢。與平面FE
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Cadence 設計 EDA
- ARM (LSE:ARM; Nasdaq: ARMH) 和Cadence (NASDAQ: CDNS) 日前宣布合作細節，揭示其共同開發首款基于臺積電16納米FinFET制程的ARM?Cortex?-A57處理器，實現對16納米性能和功耗縮小的承諾。 測試芯片是采用完整的Cadence RTL-to-signoff流程、 Cadence Virtuoso 定制設計平臺、ARM Artisan?標準單元庫和臺積電的存儲器的宏。
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ARM Cadence 處理器 Cortex-A57
- Tensilica公司的數據平面處理單元(DPUs)與Cadence公司的設計IP相結合，將為移動無線、網絡基礎設施、汽車信息娛樂和家庭應用等各方面提供更優化的IP解決方案。
作為業界標準處理器架構的補充，Tensilica公司的IP提供了應用優化的子系統，以提高產品的辨識度和更快地進入市場。
全球持有Tensilica公司IP授權許可的公司超過200個，包括系統OEM制造商及世界前10大半導體公司中的7家。Tensilica的IP核在全球的總出貨量已超過20億枚。
2013年3月1
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Cadence IP
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EDA仿真軟件Cadence
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Cadence Design Systems Inc.是全球最大的電子設計技術(Electronic Design Technologies)、程序方案服務和設計服務供應商。其解決方案旨在提升和監控半導 [
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