隨著算力的不斷提升，人工智能的應用逐漸滲透到各個行業。作為人工智能芯片最關鍵的開發工具EDA，是否也會得到人工智能應用的助力從而更好地提升服務效率呢？答案自然是肯定的。隨著半導體芯片設計的復雜度不斷提升，以及芯片包含功能的日漸廣泛，EDA的設計過程越來越需要借助人工智能來盡可能避免一些常見的設計誤區，并借助大數據的優勢來實現局部電路設計的最優化。在可以預見的未來，隨著人工智能技術的不斷引入，借助大數據和機器學習的優勢，EDA軟件將可以提供更高效更強大的設計輔助功能。 近日，楷登電子（Cadenc
關鍵字：
人工智能 EDA Cadence Cerebrus
當前隨著國內IC設計產業越來越受關注，短時間內涌現出海量的IC設計初創企業，對這些初創或者正在快速成長的IC設計企業來說，如何盡可能縮短設計進程，加速設計上市時間是一個不可回避的關鍵點。作為當下幾乎已經占據IC設計近60%工作量的仿真與驗證環節，如果能夠借助先進的工具大幅縮短這個過程所需的時間，那么將為諸多IC設計企業的產品成功增添重要的砝碼。 為了更好地提升IC設計客戶的仿真與驗證效率，三大EDA公司不斷更新各自的仿真驗證工具，希望盡可能將該環節的時間大幅壓縮，其中Cadence選擇推出下一代
關鍵字：
Cadence Palladium Z2 Protium X2 仿真驗證
Cadence 宣布全新的Cadence Spectre FX 仿真器(Simulator)，此新一代的FastSPICE電路仿真器能夠有效驗證內存和大規模系統單芯片(SoC)設計。Spectre FX 仿真器中具創新和可擴展性的FastSPICE架構，可為客戶提供高達3倍的效能。當今復雜的內存和SoC設計需要高精度和快速模擬效能，以確保按預期運作并滿足芯片規格。 此外，在芯片驗證過程中，布局后寄生效應變得越來越重要，尤其是對于先進制程設計而言，要考慮布局對芯片功能的影響。 FastSPICE求解器可在S
關鍵字：
Cadence 電路仿真器 FastSPICE
ESD一直是電氣和電子元件產品的主要關注點和突出威脅。在系統級ESD測試過程中，通常用靜電槍來模擬ESD放電場景，放電電流波形必須符合IEC 61000-4-2標準。但標準給的誤差范圍較大，較大的誤差會影響仿真結果的準確性。本文在Cadence下建立了靜電槍電路模型，包括接觸放電模型和HBM模型，具有較高的精確性。模型產生的電流波形與實際測試電流波形吻合性較好，驗證了模型的準確性。該電路模型為靜電放電仿真提供了一個新的激勵源。
關鍵字：
202008 ?靜電放電 Cadence 電路模型 靜電槍
隨著科技應用走向智能化、客制化，系統復雜度明顯增長，IC設計業者要搶占車用、通訊或物聯網等熱門市場，以強大運算力實現快速驗證與設計已不足夠，部署彈性和整合資源將成為開發的關鍵考慮，云端部署會是重要的一步棋。通訊、車用和物聯網是未來IC應用的主要場域，尤其隨著持續開發人工智能應用，以及擴大部署5G、Wi-Fi 6等新一代網絡技術，這些頗具潛力的應用展現了強勁成長。根據市調機構IC Insights上（6）月公布的研究顯示，消費性及通訊IC類仍居IC市場最高市占率，至2024年預計將達35.5%，在近20年來
關鍵字：
Cadence 臺積電 EDA IC設計
Cadence Design Systems, Inc.宣布與臺積電及微軟三方合作之成果。該合作的重點是利用云端基礎架構來縮短半導體設計簽核時程。透過此合作，客戶將可藉由微軟 Azure上的Cadence CloudBurst平臺，采用臺積電技術的Cadence Tempus時序簽核解決方案及Quantus提取解決方案，獲得加速完成時序簽核的途徑。臺積電設計建構管理處資深處長Suk Lee表示：「半導體研發人員正以先進的制程技術來實現與滿足超過其功率及效能上的要求。但在日益復雜的先進制程簽核要求下，使得實
關鍵字：
Cadence 臺積電 微軟 IC設計
聯華電子今（6日）宣布Cadence?模擬/混合信號（AMS）芯片設計流程已獲得聯華電子28納米HPC+工藝的認證。 透過此認證，Cadence和聯電的共同客戶可以于28納米HPC+工藝上利用全新的AMS解決方案，去設計汽車、工業物聯網（IoT）和人工智能（AI）芯片。 此完整的AMS流程是基于聯電晶圓設計套件（FDK）所設計的，其中包括具有高度自動化電路設計、布局、簽核及驗證流程的一個實際示范電路，讓客戶可在28納米的HPC+工藝上實現更無縫的芯片設計。Cadence AMS流程結合了經客制化確認的類比
關鍵字：
Cadence 聯電 28納米HPC 工藝中模擬/混合信號 流程認證
內容提要：
? Clarity 3D Solver場求解器是Cadence系統分析戰略的首款產品，電磁仿真性能比傳統產品提高10倍，并擁有近乎無限的處理能力，同時確保仿真精度達到黃金標準
? 全新的突破性的架構針對云計算和分布式計算的服務器進行優化，使得仿真任務支持調用數以百計的CPU進行求解
? 真正的3D建模技術，避免傳統上為了提高仿真效率而人為對結構進行剪切帶來的仿真精度降低的風險
? 輕松讀取所有標準芯片和IC封裝平臺的設計數據，并與Cadence設計平臺實現專屬集成
關鍵字：
Cadence Cadence? Clarity? 3D Solver場求解器
中國上海，2019年3月13日—Arm、Cadence Design Systems, Inc. (NASDAQ: CDNS)
和Xilinx, Inc. (NASDAQ: XLNX)今日宣布，聯合推出基于全新Armò Neoverse?
N1的系統開發平臺，該平臺將面向下一代云到邊緣基礎設施，并已在TSMC(TWSE: 2330, NYSE: TSM)
7納米FinFET工藝上得到全面硅驗證。Neoverse N1
系統開發平臺(SDP)同時也是業內第一個7納米基礎設施開發平臺，可利
關鍵字：
Arm Cadence Xilinx
根據外媒報道，Cadence宣布已成功在三星的7LPP制造工藝中流片其GDDR6 IP芯片。 Cadence的GDDR6 IP解決方案包括該公司的Denali內存控制器，物理接口和驗證IP。控制器和PHY的額定值可處理每個引腳高達16
Gbps的數據傳輸速率，并具有低誤碼率(BER)功能，可降低內存總線上的重試次數，從而縮短延遲，從而確保更大的內存帶寬。IP封裝以Cadence的參考設計提供，允許SoC開發人員快速復制IP設計人員用于其測試芯片的實現。 傳統上，GDDR內存主要用于顯卡，但
關鍵字：
Cadence GDDR6
移動多媒體領域的開發人員正努力應對行業飛速發展所帶來的巨大機遇與挑戰。日前，由MIPI聯盟重要成員Cadence和泰克(Tektronix)聯合舉辦的MIPI(Mobile
關鍵字：
MIPI Cadence Tektronix
一、PCB工程師目前現狀 近年來，隨著工業4.0戰略的實施，智能硬件的加速崛起，PCB工程師更是成為了未來最有前途的職業之一。特別是電子工業的不斷壯大，使得產品研發周期不斷縮短、信號速率不斷提高、單板密度越來越大、門電路工作電壓越來越低、SI-PI-EMI問題趨于復雜，這樣就要求PCB設計工程師必須提高專業素養，也使得PCB設計的工作日益成為電子設計中獨立而又不可缺失的一環?！ 《⒆鳛橐幻鸄llegro工程師 面對電子設備這些高性能、高速、高密、輕薄的趨勢，高速信號的PCB設計，越來越成為電子硬
關鍵字：
Cadence
隨著芯片設計轉移到90nm和65nm，芯片制造商面臨著新的挑戰包括溫度、穩定性及電源可靠性或電源效率的差異性等方面的挑戰。業界試圖通過幾種途徑努力來
關鍵字：
EDA技術 芯片設計 Cadence
楷登電子(美國Cadence公司，NASDAQ: CDNS)今日宣布發布Cadence? Sigrity? 2018版本，該版本包含最新的3D解決方案，幫助PCB設計團隊縮短設計周期的同時實現設計成本和性能的最優化。 獨有的3D設計及分析環境，完美集成了Sigrity工具與Cadence Allegro?技術，較之于當前市場上依賴于第三方建模工具的產品，Sigrity? 2018版本可提供效率更高、出錯率更低的解決方案，大幅度縮短設計周期的同時、降低設計失誤風險。 此外，全新的3D Workbench
關鍵字：
Cadence，PCB
cadence reality介紹
您好，目前還沒有人創建詞條cadence reality!
歡迎您創建該詞條，闡述對cadence reality的理解，并與今后在此搜索cadence reality的朋友們分享。
創建詞條
關于我們 -
廣告服務 -
企業會員服務 -
網站地圖 -
聯系我們 -
征稿 -
友情鏈接 -
手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產品世界》雜志社 版權所有 北京東曉國際技術信息咨詢有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網安備11010802012473
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網安備11010802012473