賽靈思 以太網(wǎng) 有線網(wǎng)絡 智能 文章
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新的縮放模式：以太網(wǎng)端口擴展器-在過去的三十年中，以太網(wǎng)已經(jīng)發(fā)展成為所有行業(yè)的統(tǒng)一通信基礎架構。每天都有超過三百萬的以太網(wǎng)端口在部署，覆蓋從FE到100GbE的所有速度。企業(yè)和運營商在部署時通常會使用盒式的交換設備和堆疊和高密度機箱式交換機的組合，來應對以太網(wǎng)的不斷演進。然而，在過去的幾年中，以太網(wǎng)發(fā)展態(tài)勢正在持續(xù)改變。
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以太網(wǎng) marvell
車用以太網(wǎng)或將成實現(xiàn)ADAS及自動駕駛關鍵-如新一代AVB傳輸協(xié)議等新興TSN標準所提供的特性，能夠完全滿足ISO 26262要求，并將汽車以太網(wǎng)絡的部署擴展至安全關鍵系統(tǒng)。TSN標準旨在提升以太網(wǎng)絡的穩(wěn)健性、可靠度、備援性以及故障偵測能力，以利以太網(wǎng)絡在實時控制與安全關鍵應用程序方面的利用。
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ADAS 以太網(wǎng) 自動駕駛
FPGA的系統(tǒng)設計實現(xiàn)方案-人群的監(jiān)控與監(jiān)測已經(jīng)成為當前的一個重要領域。政府和安全部門都已經(jīng)開始尋求在公共場所智能監(jiān)測人群的更先進的方式，從而避免在來不及采取行動之前檢測到任何異常活動。
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FPGA 智能攝像頭 傳感器 賽靈思
如何用單個賽靈思FPGA數(shù)字化數(shù)百個信號- 在新型賽靈思 FPGA 上使用低電壓差分信號（LVDS），只需一個電阻和一個電容就能夠數(shù)字化輸入信號。由于目前這一代賽靈思器件上提供有數(shù)百個 LVDS 輸入，理論上使用單個 FPGA 就能夠數(shù)字化數(shù)百個模擬信號。
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如何擴展 FPGA 的工作溫度范圍- 任何電子器件的使用壽命均取決于其工作溫度。在較高溫度下器件會加快老化，使用壽命會縮短。但某些應用要求電子產(chǎn)品工作在器件最大額定工作結溫下。以石油天然氣產(chǎn)業(yè)為例來說明這個問題以及解決方案。
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FPGA實戰(zhàn)開發(fā)技巧（3）-所謂綜合，就是將HDL語言、原理圖等設計輸入翻譯成由與、或、非門和RAM、觸發(fā)器等基本邏輯單元的邏輯連接( 網(wǎng)表)，并根據(jù)目標和要求( 約束條件) 優(yōu)化所生成的邏輯連接，生成EDF 文件。XST 內(nèi)嵌在ISE 3 以后的版本中，并且在不斷完善。
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解密業(yè)界首款16nm產(chǎn)品核心技術-以賽靈思 20nm UltraScale 系列的成功為基礎，賽靈思現(xiàn)又推出了全新的 16nm UltraScale+ 系列 FPGA、3D IC 和 MPSoC，憑借新型存儲器、3D-on-3D 和多處理SoC（MPSoC）技術，再次領先一代提供了遙遙領先的價值優(yōu)勢。
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FPGA實戰(zhàn)開發(fā)技巧（13）-基于IP的設計已成為目前FPGA設計的主流方法之一，本章首先給出IP的定義，然后以FFT IP核為例，介紹賽靈思IP核的應用。
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FPGA實戰(zhàn)開發(fā)技巧（11）-在串行模式下，需要微處理器或微控制器等外部主機通過同步串行接口將配置數(shù)據(jù)串行寫入FPGA芯片，其模式選擇信號M[2:0]=3’b111
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組合運用多種智能I/O規(guī)劃工具能使引腳分配過程變輕松-對于需要在PCB板上使用大規(guī)模FPGA器件的設計人員來說，I/O引腳分配是必須面對的眾多挑戰(zhàn)之一。
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賽靈思 FPGA
如何在EDK中使用自己的 IP核？-如何在EDK中使用自己的 IP核呢？ 這是很多人夢寐以求的事情。然而在EDK以及ISE的各種文檔中對此卻遮遮掩掩，欲語還休。
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FPGA開發(fā)要掌握的六大基礎知識（3）-Xilinx FPGA開發(fā)軟件為ISE.現(xiàn)在其版本更新比較快，大家現(xiàn)在常用的版本都在ISE12.1了。
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system generator入門筆記-System Generator是Xilinx公司進行數(shù)字信號處理開發(fā)的一種設計工具，它通過將Xilinx開發(fā)的一些模塊嵌入到Simulink的庫中，可以在Simulink中進行定點仿真，可是設置定點信號的類型，這樣就可以比較定點仿真與浮點仿真的區(qū)別。并且可以生成HDL文件，或者網(wǎng)表，可以再ISE中進行調用。
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在FPGA開發(fā)中盡量避免全局復位的使用？（1）-最近幾天讀了Xilinx網(wǎng)站上一個很有意思的白皮書（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前設計中很少注意到的一些細節(jié)。
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FPGA全局時鐘和第二全局時鐘資源的使用方法-目前,大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設計,對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求,一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘,以達到最低的時鐘抖動和延遲。
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