- 針對319卷積編碼，提出一種Viterbi譯碼器的FPGA實現方案。該方案兼顧了資源消耗和譯碼效率，通過有效的時鐘和存儲介質復用，實現了高速并行的譯碼功能，并利用Verilog語言在Xilinx ISE 6．2中進行了建模仿真和綜合實現。
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卷積編碼 Viterbi譯碼器 FPGA
- 針對三維圖像重建的經典算法(FDK算法)在FPGA上的加速，提出了并行無等待流水線的實現方法。實驗結果表明，該方法獲得了較高的加速比。
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三維圖像重建 FDK算法 FPGA
- 提出了一種基于MAX-Log-MAP算法的更有效減小譯碼延時的方法，通過并行計算前向狀態度量和后向狀態度量，將半次迭代譯碼延時縮短一半，而譯碼性能沒有損失，同時也減小了硬件實現中的時序控制復雜度。
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Turbo碼 迭代譯碼 FPGA
- 介紹了一種基于NIOS Ⅱ實現數字信號解碼器的方法，該系統由FPGA 和相應接口電路組成，將NIOS Ⅱ嵌入式軟核CPU 集成到FPGA 中構成片上系統( SOC) ，可以將串行輸入的不歸零PCM 碼轉換為可分析的8 位并行碼，并通過上位機軟件顯示解碼結果。
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數字信號解碼器 嵌入式軟核CPU FPGA
- 提出了一種基于FPGA的數字選頻器設計方案，該數字選頻器應用于八通道的GSM系統直放站，采用低成本的FPGA芯片Xilink Spartan-3A DSP XC3SD3400A進行數字信號處理。給出了較詳細的硬件設計方案，并通過Agilent Technologies N5230A網絡分析儀對數字選頻器進行了測量，被選出的有效相鄰信道之間的最小間隔能達到1MHz，能夠實現較好的選頻功能，可滿足實際應用的要求。
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數字選頻器 MSP430 FPGA
- 給出了以FPGA為核心、針對自由立體顯示器的立體視頻格式轉換系統的設計與實現方法。詳細介紹了系統的硬件構成和FPGA邏輯設計，包括DVI控制、視頻格式轉換以及數據緩沖系統等。
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視頻格式轉換 數據緩沖系統 FPGA
- 在選取較優化的指紋識別預處理算法的基礎上，根據算法的結構選取具有并行處理、低功耗、速度快等特點的FPGA作為實現算法的基本器件。由于用FPGA實現復雜算法較傳統器件從思考角度和實現方向上都有很大區別，所以本次設計從新的方向來完成傳統的指紋處理的設計。
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指紋識別 預處理 FPGA
- 用數字觸發器的設計思想設計其硬件結構并對軟件算法進行了改進。改進后的數字移相觸發器簡單可靠，產生脈沖的對稱性好，抗干擾能力強，能夠保證捕獲到每一個換相區并及時觸發。
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鎖相環倍頻 脈沖觸發模塊 FPGA
- 提出了一種采用現場可編程門陣列器件FPGA并利用窗函數法實現線性FIR數字濾波器硬件電路的方案，并以一個十六階低通FIR數字濾波器電路的實現為例說明了利用Xilinx公司XC4000系列芯片的設計過程。設計的電路通過軟件程序進行了驗證和硬件仿真，結果表明電路工作正確可靠，能滿足設計要求。
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FIR濾波器 窗函數 FPGA
- 本文利用FPGA資源豐富?易于編程的特點設計了純硬方式的脈沖重復頻率跟蹤器,實現了在密集信號環境下的信號跟蹤,并且將多路并行的跟蹤器集成在一片FPGA中,簡化了系統結構,縮小了體積?
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多路脈沖重復頻率跟蹤器 關聯比較器 FPGA
- 采用自頂向下的模塊化設計思想，介紹了一種采用級聯結構在FPGA上實現IIR數字濾波器的設計方案。設計IIR數字濾波器的二階節，將二階節IIR數字濾波器級聯實現高階IIR數字濾波器，從而實現通過修改外圍參數來改變濾波器的頻率響應,根據不同的要求在不同規模的FPGA上加以實現。
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IIR數字濾波器 級聯結構 FPGA
- 只要輸入信號同時變化，（經過內部走線）組合邏輯必將產生毛刺。將它們的輸出直接連接到時鐘輸入端、清零或置位端口的設計方法是錯誤的，這可能會導致嚴重的后果。 所以我們必須檢查設計中所有時鐘、清零和置位等對毛刺敏感的輸入端口，確保輸入不會含有任何毛刺。
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毛刺 置位信號 FPGA
- 介紹在QUATUSII環境下，采用FPGA可編程邏輯器件開發的電子密碼鎖，并利用狀態機（FSM）實現鍵盤消抖及系統主控模塊的行為控制，從實際工程設計角度闡述了系統所有模塊及其工作原理、軟件設計方法，提出了系統設計注意要點。
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QUATUSII 密碼鎖 FPGA 狀態機
- FPGA能滿足MP3整個系統的價格、功耗和性能要求,它們靈活的結構使系統設計人員能在每種MP3播放機中最佳地實現各種功能。
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MP3 邏輯模塊 FPGA
- 在系統設計時，各個網絡的頻率特性對該系統的穩定性、工作頻帶、傳輸特性等都具有重要影響。實際操作中，掃頻儀大大簡化了測量操作，提高了工作效率，達到了測量過程快速、直觀、準確、方便的目的，在生產、科研、教學上得到廣泛運用。
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頻率特性 掃頻儀 FPGA
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