著重討論基于FPGA的64點高速FFT算法的實現方法。采用高基數結構和流水線結構，大大提高了FFT處理器的運行速度。同時塊浮點結構的引入，也大幅減少了浮點操作占用FPGA器件的資源數目，兼顧了FPGA高精度、低資源、低功耗的特點。
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高速FFT算法 高基數結構 FPGA 流水線結構
電子屏的出現，不僅可以使企業更全面的展示產品，推廣企業文化，而且可以滿足不同讀者的需求，改善城市環境，提升人民生活質量，更重要的是廣告能夠更及時、更準確、更全面的展示自己的新產品，第一時間與消費者進行溝通，贏得市場，獲取利潤，以及根據市場動態更及時更全面的做出市場決策。基于以上原因，我們采用Nios II軟核設計了能及時發布戶外廣告、電子公告的多媒體廣告系統。
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NiosII處理器 多媒體廣告 FPGA
提出一種基于FPGA 的實時視頻信號處理平臺的設計方法，該系統接收低幀率數字YCbCr 視頻信號，對接收的視頻信號進行格式和彩色空間轉換、像素和，利用片外SDRAM 存儲器作為幀緩存且通過時序控制器進行幀率提高，最后通過VGA 控制模塊對圖像信號進行像素放大并在VGA 顯示器上實時顯示。整個設計使用Verilog HDL 語言實現，
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實時視頻信號處理 CCD圖像傳感器 FPGA YCbCr
近幾年，FPGA 產業迅速擴張，有越來越多的工程師從事著與 FPGA 相關的設計和研發工作。作為任何一款產品都不可或缺的電源，也面臨來自FPGA應用的要求和挑戰。一方面是需求的增多，另一方面的技術指標要求的不斷提升，如何幫助工程師輕松完成FPGA產品的電源設計，讓他們得以將更多的精力投入到核心部分的設計中，從而縮短設計周期，成了每個電源廠商要面對的問題。為此，筆者采訪了來自優質電源產品供應商凌力爾特公司的DC/DC μModule 產品市場經理Afshin Odabaee，來聽一聽他對面向FPGA應用的電
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靜態電流 散熱 FPGA
對傳統電子系統設計方法與現代電子系統設計方法進行了比較，引出了基于EDA技術的現場可編程門陣列（FPGA）電路，提出現場可編程門陣列（FPGA）是近年來迅速發展的大規模可編程專用集成電路（ASIC），在數字系統設計和控制電路中越來越受到重視。介紹了這種電路的基本結構、性能特點、應用領域及使用中的注意事項。對基于EDA技術的FPGA進行了展望。指出EDA技術將是未來電子產品設計技術發展的主要方向。
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自動化設計 EDA FPGA
多通道頻率檢測是當前數字接收機的一種常用的頻率測量方案,該方法可以較好地解決頻率截獲概率與頻率分辨力的矛盾,并在復雜的電磁環境中具有處理多個同時到達信號的能力。文中給出了基于FPGA來實現多信道頻率測量的具體方案。該方案能夠充分發揮FP-GA硬件資源豐富的特點,并且易于實現并行處理,可大幅度提高系統的處理速度。
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多信道頻率檢測 頻率截獲 FPGA
提出一種結合電子設計自動化(Electronic Design Automation，簡稱EDA)軟件和FPGA的IP核保護機制。通過在EDA工具中加入保護機制防止設計者非授權使用IP核，在FPGA中加入保護機制防止設計被非法復制、竊取或篡改。
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IP保護 EDA FPGA
將Altera 公司的DE2 多媒體開發平臺與Terasic 公司的D5M 數碼相機開發套件相結合，設計了一套基于小波無損壓縮的實時圖像處理系統。系統采用便于可編程邏輯器件靈活實現的二維整數5 /3 提升小波變換實現壓縮。為保證圖像的無損壓縮，對邊界數據進行對稱周期延拓處理。并針對實時處理過程中的大容量數據流的存儲問題，應用片外存儲資源保存采集和處理過程中的圖像數據，有效地降低了片上存儲資源的消耗。測試結果表明: 系統滿足實時圖像采集、預處理及無損壓縮的要求。
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圖像處理 無損壓縮 FPGA
提出一種能實時處理的H.264/AVC幀內預測硬件結構。通過對H.264/AVC各個預測模式的分析，設計了一個通用運算單元，提高了硬件資源的可重用性。采用4個并行運算單元計算預測值，對運算比較復雜的plane模式預處理，并設計模式預測器，加快了系統處理速度。硬件電路結構已通過RTL級仿真及綜合，并在Altera公司的Cyclone II FPGA平臺上進行了驗證和測試。
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H.264幀內預測 視頻解碼器 FPGA
針對復雜算法中矩陣運算量大,計算復雜,耗時多,制約算法在線計算性能的問題,從硬件實現角度,研究基于FPGA/Nios-Ⅱ的矩陣運算硬件加速器設計,實現矩陣并行計算。首先根據矩陣運算的算法分析,設計了矩陣并行計算的硬件實現結構,并在Modelsim中進行功能模塊的仿真,然后將功能模塊集成一個自定制組件,并通過Avalon總線與NiosⅡ主處理器通信,作為硬件加速器。最后在FPGA芯片中構建SoPC系統,并在Altera DE3開發板中進行矩陣實時計算測試。測試結果驗證了基于FPGA/Nios-Ⅱ矩陣運算硬件
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硬件加速器 矩陣運算 FPGA
在對OFDM調制以及FPGA、DSP、中頻接口進行深入研究的基礎上，提出了一種TD-LTE系統中下行鏈路基帶信號發送的實現方案，在系統的設計思路和硬件資源上進行了優化。在實際的硬件環境下，通過大量測試，驗證了該方案的可行性和有效性。
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TD-LTE 基帶信號發送 FPGA
給出了以FPGA為核心，實現基于瞬態視覺誘發電位的腦機接口實時系統的方案。該方案包括腦電采集電路、基于FPGA的VGA視覺刺激器和FPGA開發板三部分。用FPGA取代計算機，作為腦機接口的控制和信息處理器。利用VHDL編程，在FPGA中實時處理采集的腦電信號，提取并識別瞬態視覺誘發電位信號，轉換為控制命令，反饋給視覺刺激器。實驗結果表明，本方案可以有效地實現腦機接口實時系統，并達到較高的正確率和通信速度。
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腦機接口 VGA視覺刺激器 FPGA
為解決實時性盲信號分離的問題,基于獨立分量分析的模型,設計出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對算法中用到的乘法器、查找表、狀態機等進行建模,通過Quartus II綜合后在Altera FPGA器件中進行硬件仿真。仿真實驗分別采用人工生成的周期信號和真實的語音信號進行驗證。實驗結果表明,該IP核能很好的完成瞬時混合模型中盲信號的分離,具有很強的實用性。
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DSPBuilder IP核 FPGA
基于FPGA設計了一款通用鍵盤IP核,該核主要實現對鍵盤輸入信號的計算與存儲功能,并在quartusⅡ環境下使用VHDL語言,采用自頂向下設計方式,編輯生成RTL原理圖,并做了相關的時序仿真驗證。經驗證此IP核具有較強的魯棒性和較高的反應速度,可作為基礎輸入模塊,為其他模塊提供有力控制輸入與數據支持。
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鍵盤IP核 VHDL FPGA
現場可編程門陣列（fpga）介紹
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