基于FPGA的FIR濾波器的實現

隨著微電子技術的發展，采用現場可編程門陣列FPGA進行數字信號處理得到了飛速發展。由于FPGA具有現場可編程的特點，可以實現專用集成電路，因此越來越受到硬件電路設計工程師們的青睞。本文研究了基于FPGA的FIR數字低通濾波器硬件電路的實現方法。用這種方法實現的濾波器內部電路結構透明化，并減小了體積，提高了工作效率。

1 用窗函數法設計線性相位FIR濾波器的方法

任何數字濾波器的頻率響應H(ejω) 都是ω的周期函數，它的傅立葉級數展開式為：

傅立葉系數h(n)實際上就是數字濾波器的沖激響應。獲得有限沖激響應數字濾波器的一種可能方法就是把式(1)的無窮級數截取為有限項級數來近似，而眾所周知的吉布斯現象使得直接截取法不甚令人滿意。

窗函數法是用被稱為窗函數的有限加權序列{w(n)}來修正式(2)的傅立葉系數，以求得要求的有限沖激響應序列hd(n)，即有：

hd(n)＝h(n)·w(n)　　　　　　　　(3)

w(n)是有限長序列，當n＞N－1及n＜0時，w(n)＝0。

這里我們僅以沖激響應對稱，即h(n)＝h(N－1－n) (n＝0,1,2,…，N－1)時低通濾波器為例進行說明。低通濾波器的頻率響應函數H(ejω)如式(4)所示。


其中，ω為對抽樣頻率歸一化的頻率，ωc為歸一化截止頻率。

利用反傅立葉變換公式求出與式(4)對應的沖激響應h(n)，如(5)式所示。


選用漢寧(Hanning)窗作為窗函數，函數如式(6)所示。


2 十六階FIR低通數字濾波器硬件電路設計

下面以一個十六階FIR低通濾波器為例說明硬件電路的設計方法和過程。

2.1 設計指標和參數提取

2.1.1 設計指標

采樣頻率：≥1.25×106/S 精度：δmax≤±1
截止頻率：37.5kHz
類 型：低通 輸入數據寬度：8位
階 數：16階 輸出數據寬度：16位

2.1.2 參數提取

采用上面介紹的低通濾波器的頻率響應函數和漢寧窗函數進行設計。計算出的符合設計指標的線性相位16階FIR數字低通濾波器的特性參數如下：

h[0]＝h[15]＝0.000000 h[1]＝h[14]＝0.001992
h[2]＝h[13]＝0.008241 h[3]＝h[12]＝0.018332
h[4]＝h[11]＝0.030784 h[5]＝h[10]＝0.043353
h[6]＝h[9]＝0.053550 h[7]＝h[8]＝0.059257

2.2 單元電路設計

FIR低通數字濾波器電路分為數據位擴展、并串轉換器、移位寄存器組、前加單元、中間處理單元、后處理單元以及控制單元等部分，其構成框圖如圖1所示。


2.2.1 數據位擴展

這里所設計的FIR數字濾波器輸入是8位寬的，為了防止溢出，保證電路的正常工作，這里采用符號位擴展方法，經過符號位擴展，總的輸入數據寬度為9位。

2.2.2 并/串轉換器

并/串轉換器由9個2選1選擇器和9個D觸發器組成，結構十分簡單，在此不再對其電路結構贅述。其工作過程為：并/串轉換器以采樣速率周期地采入8位樣點數據，并輸出1位數據流給后級的移位寄存器。

2.2.3 移位寄存器組

寄存器組主要完成移位功能。

2.2.4 前加單元

前加單元的主要功能是將移位寄存器輸出的1位串行數據流進行預相加，它由一位串行加法器構成。XC4000系列芯片具有以下兩個特點：

(1)內部基本單元CLB(可配置邏輯模塊)包括三個函數發生器，分別以F、G和H標記。其中兩個第一級的函數發生器F和G，每個可實現4輸入的任何函數，同時它們也可以與H函數發生器組合生成五輸入的任何函數。此外，CLB還具有CLB內部連線比外部連線延時小的特點。

(2)XC4000系列提供了快速進位邏輯(Carray Logic)用來加速加法器和計數器的進位通道。利用快速進位邏輯、加法器和計數器，在占用最小數量CLB的情況下，卻具有極快的工作速度。且該進位邏輯可以進行靈活配置，以實現任意長度的計數器和減法器。

因此，從提高芯片利用率、布線率，減小電路延時等方面考慮，必須充分利用XC4000系列芯片的特點，對電路中的1位全加器作適合于FPGA特點的特殊設計。圖2電路為本文所采用的經優化后的包括快速進位邏輯的1位全加器電路，其中FMAP為函數映射，可將特定電路映射到CLB的F、G或H函數發生器中;CY4為快速進位邏輯宏單元。


2.2.5 中間處理單元

在FIR數字濾波器中，中間處理單元主要實現對來自前加單元的1位串行輸出數據的相乘和累加功能。這里采用基于ROM查表法的分布式算法進行中間處理單元的電路設計。

如前所述，本文僅考慮沖激響應對稱的情況，即濾波器的系數是對稱的，所以獨立系數的數目應等于1/2的階數。對于16階的FIR濾波器來說，其獨立系數的個數為8個。這8個獨立系數按表1所示的各種組合存儲于2個基于ROM的查找表內。


2.2.6 后處理單元

后處理單元的主要功能是對數據進行四舍五入和從數據流中取出需要的數據。完成四舍五入功能需要一個16位的加法器，取數據則需要16位并行D觸發器。

2.2.7 控制單元

控制單元主要由計數器和D觸發器組成。它對電路的控制主要包括：在電路開始工作前進行全局復位，作好工作準備；對輸入單元的工作進行控制；提供中間處理單元正常工作所必須的一些信號；提供最終輸出結果時的輸出同步信號(OUTSYN)。

2.3 電路原理及功能仿真

采用Xilinx公司的XC4005EPC84設計的16階FIR低通數字濾波器的硬件電路最上層的電路原理圖如圖3所示。

圖3是FIR數字濾波器的上層圖，其輸入輸出管腳情況和硬件資源占用情況分別見表2和表3。

為了檢測設計的電路能否連續正確地工作，連續輸入了16位數據(十進制)，分別為：100，101，102，103，104，105，106，107，－101，－102，－103，－104，－105，－106，－107。FIR數字濾波器硬件仿真結果(前16個輸出)如表4所示。在表4中同時列出了根據文獻[4]編寫的程序所得到的軟件計算結果。

從上述數據可以看出，軟件仿真結果與硬件仿真結果相比，誤差的絕對值均≤1，可以認為濾波器的硬件電路工作正確。

此外，為了驗證此濾波器在邊緣值輸入時能否正確工作，還進行了邊緣值測試。當輸入數據是8位時，其兩個邊緣值分別是+127和－128，對應16進制的7F和80。利用這兩組數據做輸入，得到的輸出也與軟件結果進行對比，可以證實此時電路也能正確工作。

本文設計的16階線性相位FIR數字低通濾波器，利用XC4005EPC84－2芯片實現時，處理數據的系統時鐘頻率為36MHz，采樣速率為4MHz，計算結果和軟件計算結果相比最大誤差≤±1。在實際使用時，還可以根據不同精度要求，方便地對該FIR濾波器進行修改以滿足不同的指標要求。另外，在本文設計的低通濾波器基礎上，可以通過簡單地重組濾波器特性參數，得到高通或帶通濾波器。同時FPGA器件的可編程特性，可方便地對電路進行改進，便于電路性能的進一步提高。