聯電公布技術發展圖 質疑450mm晶圓可行性

　　在設計自動化會議（DesignAutomationConference，DAC）上，臺灣代工廠商聯電（UMC）公布了公司的工藝發展路線圖，并宣布與EDA領域形成聯盟關系。
 
　　與代工龍頭廠商臺積電（TSMC）不同，全球第二大代工廠商聯電（UMC）表示，不開發下一代450mm晶圓技術。

　　聯電的65nm技術已啟動了一段時間，公司將立即進入45nm和40nm節點。其競爭對手臺積電也正在將高k金屬柵方案用于32nm節點。

　　聯電的45/40nm工藝采用多層金屬、銅互連和超低k介質等技術。在該節點，k系數約為2.5，而65nm節點上該數字為3.0。

　　同時聯電將采用沉浸式光刻技術。45/40nm工藝預計在今年底進入初產階段。

　　聯電在32nm節點的研發上也從未停下腳步，預計將在2010年底發布，該工藝將采用高k金屬柵技術。聯電拒絕透露詳細信息。

　　聯電預計將在Fab12300mm工廠投入45/40nm工藝，該工廠位于臺灣臺南。從目前來看，聯電還為推進450mm晶圓廠，而其競爭對手臺積電，以及英特爾和三星正在推行450mm晶圓廠，預計將在2012年完成。

　　 “目前，450mm還不是一項激動人心的技術。”聯電副總裁李俊（LeeChung）說道，“在300mm技術中，還有許多改善生產效率的事情可以做。”

　　當被問及是否認為450mm會在2012年出現時，李俊說道：“我不相信。”他表示，真正面臨挑戰的是設備制造商，他們對進入450mm世代沒有太大的興趣。

　　聯電還公布了一些和EDA廠商聯盟的策略。Cadence和聯電公布了基于CommonPowerFormat的低功耗設計參考流程，針對聯電的65nm工藝。

　　Synopsys和聯電也發布了低功耗設計參考流程，支持聯電的65nm工藝。新流程包括基于UnifiedPowerFormat標準的RTL-to-GDSII設計功能。

　　Magma和聯電也公布了基于聯電65nm工藝庫的低功耗RTL-to-GDSII設計流程。