臺積電推出設計參考流程9.0版 可支持40nm制程

　　臺積電公司日前宣布推出最新的設計參考流程9.0版，能夠進一步降低40nm制程芯片設計的挑戰，提升芯片設計精確度，并提高生產良率。設計參考流程9.0版是由臺積電與合作伙伴開發完成，是臺積電近日揭示的開放創新平臺（Open Innovation Platform）中相當重要的構成要素之一。

　　開放創新平臺由臺積電為其客戶以及設計生態系統伙伴所建構，可以提早上市時程、提升投資效益以及減少資源浪費，并建構在可以協助客戶完成芯片設計的IP以及設計生態系統介面的基礎之上。

　　設計參考流程9.0版針對使用包括40nm在內的臺積電先進制程所可能面臨的全新設計挑戰，提供直覺式半世代支援，另外，除了以共通公路格式（CPF）為基礎的設計參考流程之外，也提供支援以統一功率格式（UPF）為基礎的全新低耗電自動化設計參考流程、新的以統計分析資料為依據的設計功能以及層階架構可制造性設計功能。

　　臺積電設計參考流程9.0版也已經通過本公司提供給設計生態環境合作伙伴的AAA-主動精確保證機制（Active Accuracy Assurance Initiative）標準的驗證。設計參考流程9.0版本著眼于使用上的便利性，并提供芯片設計人員經過驗證的設計工具參考以及設計參考流程，確保芯片設計從規格制定到投片生產都能有正確的依循。

　　臺積電設計建構行銷處資深處長莊少特表示，目前已經有許多客戶開始采用臺積電公司最先進的40nm制程技術進行下一代產品設計，因此有需要設計參考流程。透過與設計自動化工具以及其他設計生態環境合作伙伴先期以及密切的合作，臺積電成功推出了設計參考流程9.0版。透過臺積電經過實際制程驗證的設計生態環境，芯片設計人員可以充分利用臺積電公司最先進制程所提供的種種優勢。