沒有ATE生成向量的精密測試

消費類電子產品正在變得更復雜和更快速，因而使得測試成本成為問題。大的和復雜的SoC往往是消費類產品的心臟，不管它們的性能多么先進，其成本必須是低的。
各種內裝自測試（BIST）已應用于測試DUT（被測器件）的內部性能，導致產品較低的生產成本。剩下的主要問題是快速串行接口（如PCI Express，Serial ATA，FibreChannel和Serial Rapidio）的全面測試。這些高速鏈路在計算、通信和音視頻娛樂前進中是不可缺少的。
重視測試成本是一個重要的問題，設計人員已應用BIST技術到串行I/O口中。通常，器件制造商選擇用一般的ATE加具有寬范圍幅度和定時控制的位圖形或在環回配置中BTST產生固定幅度和定時圖形。第一種方法是精確和慢速的；第二種方法是快速的，但只在單工作點保證性能。
BIST Assist 硬件插入到環路中（見圖1）。控制軟件支持不同的信號幅度和延遲，這樣用所有可允許的值檢驗其工作?？梢宰⑷胍阎钠茐牧浚ㄈ缍秳樱坪凸材Ｐ盘枺┐_保在最佳條件下正確的DUT行為。圖2示出1個信道的詳細框圖。
BIST Assist 板上4個分立不同環路的每1個環路的硬件性能指標包括：數據率1.5_6.4Gb/S，100mV輸入靈敏度（到100Ω負載）和1.8VPK-PK差分接收器范圍。從板上正弦波發生器或430ps的外部信號源在10KHz_100MHz加抖動。
在電平-1_3V和頻率范圍DC_100MHz檢測共模信號。進入1個開路的共模信號抑制電平是400mVPK-PK。DC接入措施允許1個DC信號（一般從測試頭得到）加到DUT上。
實現硬件特性是BIST Assist 工作中心軟件，此軟件為環路量差的設置和調試提供GUI設計。另附加的圖像設備支持圖像生成，抖動容差性能圖動態的跟蹤編程環路參量變化。
BIST和串行鏈路改變著測試前景，使測試成本大大降低。
BIST Assist用Rel4.3HP-UX11或Linux操作系統在93000 SoC Tester上運行。目標DUT必須支持環回/BIST測試模式。
圖1BISTASSIST 硬件插入在環回信號通路
圖21個BIST Assist 通道的詳細框圖