臺(tái)積電2nm良率提高6%：可為客戶節(jié)省數(shù)十億美元

臺(tái)積電將于明年下半年開始量產(chǎn)其2nm（N2）制程工藝，目前臺(tái)積電正在盡最大努力完善該技術(shù)，以降低可變性和缺陷密度，從而提高良率。

一位臺(tái)積電員工最近對(duì)外透露，該團(tuán)隊(duì)已成功將N2測(cè)試芯片的良率提高了6%，為公司客戶“節(jié)省了數(shù)十億美元”。

這位自稱 Kim 博士的臺(tái)積電員工沒有透露該代工廠是否提高了 SRAM 測(cè)試芯片或邏輯測(cè)試芯片的良率。

需要指出的是，臺(tái)積電在今年1月份才開始提供 2nm 技術(shù)的穿梭測(cè)試晶圓服務(wù)，因此其不太可能提高之前最終將以 2nm 制造的實(shí)際芯片原型的良率，所以應(yīng)該是指目前最新的2nm技術(shù)的良率改進(jìn)。

提高 SRAM 和邏輯測(cè)試芯片的良率確實(shí)非常重要，因?yàn)樗梢詾榭蛻艄?jié)省大量成本。

臺(tái)積電的 N2 將是該公司首個(gè)使用全環(huán)繞柵極 （GAA） 納米片晶體管的制程工藝，有望大幅降低功耗、提高性能和晶體管密度。

臺(tái)積電的GAA納米片晶體管不僅比 3nm FinFET 晶體管小，而且通過提供改進(jìn)的靜電控制和減少泄漏而不影響性能，它們實(shí)現(xiàn)了更小的高密度 SRAM 位單元。

其設(shè)計(jì)增強(qiáng)了閾值電壓調(diào)諧，確保可靠運(yùn)行，并允許邏輯晶體管和 SRAM 單元進(jìn)一步小型化。然而，臺(tái)積電將不得不學(xué)習(xí)如何生產(chǎn)具有可觀良率的全新晶體管。

與在 N3E 制造節(jié)點(diǎn)上制造的芯片相比，在相同的晶體管數(shù)量和頻率下，使用 N2 制造技術(shù)制造的芯片的功耗預(yù)計(jì)會(huì)減少 25% 到 30%，在相同的晶體管數(shù)量和功率下，性能會(huì)提高 10% 到 15%，晶體管密度會(huì)增加 15%。

臺(tái)積電預(yù)計(jì)將于 2025 年下半年（可能在 2025 年底）開始大規(guī)模量產(chǎn)其N2制程。為此，臺(tái)積電應(yīng)該有足夠的時(shí)間來(lái)提高良率和降低缺陷密度。

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