先進封裝將推動下一代 HPC 性能

設計節能系統以滿足高性能計算（HPC）的高帶寬需求，這涉及硅技術的主要趨勢：提高晶體管密度、增強內存容量以及加強邏輯 IC 與內存之間的互連。對更多晶體管的需求促使芯片設計突破掩模版限制（已超出先進封裝的范圍），不過，其他兩個趨勢可通過先進的半導體封裝技術有效應對。

增強內存容量可通過集成高帶寬片上內存和增加 I/O 數量來達成，而這兩者都能借助先進的封裝技術實現。同樣，改善邏輯 IC 和內存 IC 之間的互連對系統性能至關重要，先進的封裝為此提供了必要的框架。

成本管理依舊是該領域的關鍵重點。小芯片設計的出現為處理器開發提供了一種模塊化方法，能讓供應商優化成本和性能。通過對不同組件采用不同的工藝節點，小芯片設計可最大程度減少對不太重要部件使用昂貴先進節點的依賴，進而降低總體成本。此外，對更多 I/O 的需求推動著將 I/O 芯片與處理單元集成在同一模塊中。利用 2.5D 或 3D 先進半導體封裝技術（這種技術可實現亞微米布線），該方法能夠增加 I/O 數量、增大內存容量并提升系統性能。

先進半導體封裝趨勢

半導體封裝技術已從基本的 1D PCB 級發展到晶圓級的先進 3D 混合鍵合，實現了超細互連間距和超過 1000 GB/s 的帶寬，同時還具有很高的能效。這一發展由四個關鍵因素推動：通過創新設計提高能效、通過增加 I/O 點和減少互連長度來提高性能、通過平衡用于高性能計算的更大封裝和緊湊的 3D 集成來優化面積、通過不斷尋找更實惠的材料和提高制造效率來降低成本。

圖 1. 半導體封裝的演進路線圖。

圖 2. 先進半導體封裝技術概覽，按不同的互連技術分類。

2.5D 封裝

2.5D 封裝涉及使用中介層在同一封裝上水平連接不同的芯片（裸片）。中介層主要有三種類型：

硅 (Si) 中介層：這些中介層目前是 HPC 的主流，因為它們能夠支持最精細的布線功能，從而實現高性能集成。然而，材料成本高、制造標準高以及封裝面積有限帶來了挑戰。為了緩解這些問題，局部 Si 橋（僅在必要時策略性地使用 Si）正在獲得關注。這種方法有助于克服面積限制，尤其是超過 4 倍或 5 倍光罩限制時。

有機中介層：使用扇出型模塑料的有機中介層被認為是一種經濟高效的硅替代品。不僅材料和制造工藝更便宜，而且擴大到面板級封裝（例如 FOPLP - 扇出型面板級封裝）可以進一步降低成本。傳統硅晶圓的利用率不到 85%，而面板的利用率超過 95%。600×600 毫米面板的有效面積是 300 毫米硅晶圓的 5 倍以上，可將總成本降低 60% 以上。面積利用率的提高可提高生產能力、增強 AI 芯片的設計靈活性并大幅降低成本。此外，這些材料可以采用更低的介電常數進行設計，從而減少電阻電容 (RC) 延遲并提高性能，盡管實現硅基中介層可能實現的精細互連特性仍然具有挑戰性。

玻璃中介層：玻璃因其可調的熱膨脹系數 (CTE)、高尺寸穩定性和光滑的表面而成為一種有吸引力的選擇，非常適合精細布線。此外，玻璃可以實現面板級封裝，從而大大降低成本。盡管有這些優勢，但玻璃中介層的生態系統仍在成熟，目前大規模生產能力有限。然而，隨著這些挑戰得到解決，玻璃有望在半導體封裝中發揮更重要的作用。

3D 封裝

3D 封裝涉及垂直堆疊芯片，從而實現更緊湊、更高效的設計。這里的兩項關鍵技術是：

微凸塊技術：這種歷史悠久的方法使用熱壓鍵合 (TCB) 在堆疊芯片之間創建垂直互連。雖然微凸塊技術可擴展，但將凸塊間距（凸塊之間的距離）減小到個位數微米會帶來諸多挑戰，例如金屬間化合物 (IMC) 的形成增加，這會降低導電性和機械性能。焊球橋接的風險也會增加，可能導致芯片故障。

混合鍵合：這種先進技術通過將介電材料與嵌入式金屬（通常是銅）相結合來創建永久連接（Cu-Cu 鍵合）?；旌湘I合可實現非常精細的間距尺寸，通常低于 10 微米，從而帶來顯著的優勢，例如更高的 I/O 數量、更高的帶寬、更好的功率效率和更低的寄生效應。然而，制造的復雜性和成本仍然是重大挑戰。臺積電是 3D 混合鍵合技術的領先供應商，該技術目前已用于多款高端服務器產品，包括部分 AMD Instinct 和 EPYC 型號。

用于 2.5D 和 3D 封裝的介電材料

在 2.5D 半導體封裝中，實現高帶寬取決于再分布層 (RDL)，其中包括線/空間尺寸、通孔尺寸和焊盤布局等關鍵特性。SiO2 等傳統無機電介質可以實現精細的線/空間特性，但受到高介電常數 (Dk=3.9) 的阻礙，并且由于與硅制造技術相關而成本高昂。這會損害高速通信并增加成本。

有機電介質材料因其較低的介電常數和成本效益而被探索作為可行的替代品。然而，選擇合適的有機電介質需要平衡幾個因素，正如 IDTechEx 的「先進半導體封裝材料和加工 2024-2034」報告中所強調的那樣。關鍵參數包括介電常數 (Dk)、損耗角正切 (Df)、熱膨脹系數 (CTE)、斷裂伸長率、楊氏模量和吸濕性。理想情況下，材料應具有較低的 Dk 和 Df、與硅和銅兼容的 CTE、較高的伸長率以實現柔韌性，以及中等的楊氏模量以實現穩定性。然而，選擇材料通常需要權衡利弊；例如，具有低 Dk 的聚合物可能具有較高的 CTE，這會影響器件的可靠性和封裝設計。平衡這些參數對于優化半導體封裝中的材料性能至關重要。

在 3D 半導體封裝中，混合鍵合現在采用無機電介質，如 SiO2 或 SiCN，它們在精細圖案化制造方面面臨困難，需要先進的前端制造技術。有機電介質與 2.5D 封裝中使用的類似，具有介電常數較低、RC 延遲減少和缺陷容忍度提高等優點。它們還可能允許后端制造技術，從而降低生產壁壘，使更多行業參與者參與其中，增強生態系統并降低成本。然而，由于高鍵合溫度和與化學機械平面化 (CMP) 的兼容性等挑戰，有機電介質在 3D 混合鍵合中的使用仍在開發中。高溫會影響敏感材料，銅和聚合物之間的模量差異使鍵合過程復雜化。盡管存在這些挑戰，但它仍然是增強 3D 封裝技術的有希望的研究領域。

共封裝光學元件

光互連對于下一代高端數據中心至關重要，因為它們可以克服限制數據傳輸速度的 I/O 瓶頸。光互連使用光而不是電來利用光子，光子不受阻力并且可以以最小的損耗長距離傳播。與傳統的電氣方法相比，這可以實現更高的帶寬和更快的芯片和芯片間數據傳輸。隨著數據中心對速度和效率的要求不斷提高，光互連促進了快速、高容量通信，解決了關鍵的性能和可擴展性挑戰，并確保硬件能夠有效滿足不斷增長的數據需求。

圖 3. 高端數據中心光模塊的關鍵趨勢。

從可插拔光收發器（高端數據中心的現有光收發器技術）向共封裝光模塊 (CPO) 的過渡，是由解決信號完整性和集成密度限制的需求所驅動的。由于數據速率和連接器密度的增加，可插拔光模塊面臨著高功耗和信號完整性問題。相比之下，CPO 將光模塊直接集成到交換機 ASIC 上，縮短了電氣距離并提高了信號完整性。這種方法提高了性能，支持更高速的數據傳輸，并克服了傳統可插拔模塊的限制，優化了每條通道的通信數據速率。

先進的半導體封裝是共封裝光學器件 (CPO) 的關鍵推動因素。例如，集成光子 IC (PIC) 和電子 IC (EIC) 的方式會影響帶寬密度和封裝寄生效應。3D 單片集成提供最小的寄生效應，但使用較舊的 CMOS 節點進行 EIC，從而影響性能和能耗。2D 集成提供最低的成本，但存在顯著的寄生效應和降低的帶寬，因此不適合 CPO。2.5D 集成在可控的寄生效應和成本之間實現了平衡，但效率低于 3D 混合解決方案。3D 混合集成使用有源中介層中的 TSV、Cu-Cu 鍵合等技術，最大限度地減少了寄生效應并提供最佳性能，盡管它面臨熱管理挑戰。

發展前景

由于技術、經濟和市場因素的相互作用，先進半導體封裝正在經歷顯著增長。隨著硅片規模接近極限，先進封裝為提高芯片性能提供了一種可行的替代方案，特別是對于需要更高計算能力和帶寬的高性能計算 (HPC) 應用（如人工智能和數據中心）。該技術促進了不同芯片的異構集成，滿足了對更高帶寬和更高功率效率的需求，同時還在芯片制造成本不斷上升的情況下提供了經濟高效的解決方案。此外，5G、人工智能、汽車和工業應用的激增，加上全球競爭和供應鏈動態，正在加速這些封裝技術的進步和采用。