臺(tái)積電、新思合作完成7納米FinFET制程IP組合投片

　　臺(tái)積電為了打贏7納米制程之戰(zhàn)，在各方面積極布局，日前合作伙伴新思科技(Synopsys)針對(duì)7納米制程成功完成DesignWare基礎(chǔ)和介面PHY IP組合的投片，與16FF+制程相比，臺(tái)積電的7納米制程能降低功耗達(dá)60%，并提升35%的效能。

　　臺(tái)積電的7納米制程是非常重要的一個(gè)世代，不同于10納米制程偏向過(guò)度性質(zhì)，7納米不但是長(zhǎng)壽制程，且瞄準(zhǔn)未來(lái)潛力無(wú)限的高速運(yùn)算(HPC)市場(chǎng)，且會(huì)是和三星電子(Samsung Electronics)一較高下的一個(gè)技術(shù)里程碑。

　　新思表示，針對(duì)臺(tái)積公司7納米制程技術(shù)已成功完成的DesignWare基礎(chǔ)及介面PHY IP組合的投片包括邏輯庫(kù)、嵌入式存儲(chǔ)器、嵌入式測(cè)試及修復(fù)、USB 3.1/2.0、USB-C 3.1/DisplayPort 1.4、DDR4/3、MIPI D-PHY、PCIE 4.0/3.1、以太網(wǎng)絡(luò)和SATA 6G。

　　而其他DesignWare IP包括LPDDR4x、HBM2、MIPI-PHY預(yù)計(jì)于2017年完成投片。

　　再者，新思指出，用于臺(tái)積電7納米制程的DesignWare基礎(chǔ)及介面IP組合已經(jīng)問世，STAR存儲(chǔ)器系統(tǒng)解決方案已可用于所有臺(tái)積電的制程技術(shù)。

　　新思表示，臺(tái)積電的7納米制程能讓設(shè)計(jì)人員降低功耗達(dá)60%，以及提升35%效能，借由提供針對(duì)臺(tái)積電最新7納米制程的IP組合，新思可達(dá)到移動(dòng)裝置、車用電子、高效運(yùn)算應(yīng)用在功耗及效能上的要求。

　　臺(tái)積電設(shè)計(jì)基礎(chǔ)架構(gòu)行銷事業(yè)部資深協(xié)理Suk Lee表示，針對(duì)臺(tái)積電的7納米制程上，新思成功完成DesignWare基礎(chǔ)及介面IP組合的投片，顯示新思在IP領(lǐng)域的領(lǐng)導(dǎo)地位，其開發(fā)的IP能協(xié)助雙方客戶達(dá)到在功耗、效能、芯片面積的提升。