SystemVerilog語言簡介
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1. 接口（Interface）
Verilog模塊之間的連接是通過模塊端口進行的。為了給組成設計的各個模塊定義端口，我們必須對期望的硬件設計有一個詳細的認識。不幸的是，在設計的早期，我們很難把握設計的細節。而且，一旦模塊的端口定義完成后，我們也很難改變端口的配置。另外，一個設計中的許多模塊往往具有相同的端口定義，在Verilog中，我們必須在每個模塊中進行相同的定義，這為我們增加了無謂的工作量。
SystemVerilog提供了一個新的、高層抽象的模塊連接，這個連接被稱為接口（Interface）。接口在關鍵字interface和endinterface之間定義，它獨立于模塊。接口在模塊中就像一個單一的端口一樣使用。在最簡單的形式下，一個接口可以認為是一組線網。例如，可以將PCI總線的所有信號綁定在一起組成一個接口。通過使用接口，我們在進行一個設計的時候可以不需要首先建立各個模塊間的互連。隨著設計的深入，各個設計細節也會變得越來越清晰，而接口內的信號也會很容易地表示出來。當接口發生變化時，這些變化也會在使用該接口的所有模塊中反映出來，而無需更改每一個模塊。下面是一個接口的使用實例：
interface chip_bus; // 定義接口
wire read_request, read_grant;
wire [7:0] address, data;
endinterface: chip_bus
module RAM (chip_bus io, // 使用接口
input clk);
// 可以使用io.read_request引用接口中的一個信號
endmodule
module CPU(chip_bus io, input clk);
...
endmodule
module top;
reg clk = 0;
chip_bus a; // 實例接口
// 將接口連接到模塊實例
RAM mem(a, clk);
CPU cpu(a, clk);
endmodule
實際上，SystemVerilog的接口不僅僅可以表示信號的綁定和互連。由于SystemVerilog的接口中可以包含參數、常量、變量、結構、函數、任務、initial塊、always塊以及連續賦值語句，所以SystemVerilog的接口還可以包含內建的協議檢查以及被使用該接口的模塊所共用的功能。
2. 全局聲明和語句
在Verilog中，除了一個模塊可以作為模塊實例引用其他模塊外，并不存在一個全局空間。另外，Verilog允許任意數目的頂層模塊，因此會產生毫無關聯的層次樹。
SystemVeriog增加了一個被稱為$root的隱含的頂級層次。任何在模塊邊界之外的聲明和語句都存在于$root空間中。所有的模塊，無論它處于哪一個設計層次，都可以引用$root中聲明的名字。這樣，如果某些變量、函數或其它信息被設計中的所有模塊共享，那么我們就可以將它們作為全局聲明和語句。全局聲明和語句的一個使用實例如下：
reg error _flag; // 全局變量
function compare (...); // 全局函數
always @(error_flag) // 全局語句
...
module test;
chip1 u1 (...)
endmodule
module chip1 (...);
FSM u2 (...);
always @(data)
error_flag = compare(data, expected);
endmodule
module FSM (...);
...
always @(state)
error_flag = compare(state, expected);
endmodule
3. 時間單位和精度
在Verilog中，表示時間的值使用一個數來表示，而不帶有任何時間單位。例如：
forever #5 clock = ~clock;
從這一句中我們無法判斷5代表的是5ns? 5ps? 還是其他。Verilog的時間單位和精度是作為每一個模塊的屬性，并使用編譯器指令`timescale來設置。使用這種方法具有固有的缺陷，因為編譯器指令的執行依賴于源代碼的編譯順序，編譯器總是將它遇到的最后一個`timescale設置的時間單位和精度作為之后的標準。那么，假如有些模塊之前沒有使用`timescale設置時間單位和精度，這就有可能出現同一個源代碼的不同仿真會出現不同結果的情況。
SystemVerilog為了控制時間單位加入了兩個重要的增強。首先，時間值可以顯式地指定一個單位。時間單位可以是s、ms、ns、ps或fs。時間單位作為時間值的后綴出現。例如：
forever #5ns clock = ~clock;
其次，SystemVerilog允許使用新的關鍵字（timeunits和timeprecision）來指定時間單位和精度。這些聲明可以在任何模塊中指定，同時也可以在$root空間中全局指定。時間單位和精度必須是10的冪，范圍可以從s到fs。例如：
timeunits 1ns;
timeprecision 10ps;
4. 抽象數據類型
Verilog提供了面向底層硬件的線網、寄存器和變量數據類型。這些類型代表了4態邏輯值，通常用來在底層上對硬件進行建模和驗證。線網數據類型還具有多個強度級別，并且能夠為多驅動源的線網提供解析功能。
SystemVerilog包括了C語言的char和int數據類型，它允許在Verilog模型和驗證程序中直接使用C和C++代碼。Verilog PLI不再需要集成總線功能模型、算法模型和C函數。SystemVerilog還為Verilog加入了幾個新的數據類型，以便能夠在更抽象的層次上建模硬件。
l char：一個兩態的有符號變量，它與C語言中的char數據類型相同，可以是一個8位整數（ASCII）或short int（Unicode）；
l int：一個兩態的有符號變量，它與C語言中的int數據類型相似，但被精確地定義成32位；
l shortint：一個兩態的有符號變量，被精確地定義成16位；
l longint：一個兩態的有符號變量，它與C語言中的long數據類型相似，但被精確地定義成64位；
l byte：一個兩態的有符號變量，被精確地定義成8位；
l bit：一個兩態的可以具有任意向量寬度的無符號數據類型，可以用來替代Verilog的reg數據類型；
l logic：一個四態的可以具有任意向量寬度的無符號數據類型，可以用來替代Verilog的線網或reg數據類型，但具有某些限制；
l shortreal：一個兩態的單精度浮點變量，與C語言的float類型相同；
l void：表示沒有值，可以定義成一個函數的返回值，與C語言中的含義相同。
SystemVerilog的bit和其他數據類型允許用戶使用兩態邏輯對設計建模，這種方法對仿真性能更有效率。由于Verilog語言沒有兩態數據類型，因此許多仿真器都通過將這種功能作為仿真器的一個選項提供。這些選項不能夠在所有的仿真器之間移植，而且在需要時用三態或四態邏輯的設計中強制使用兩態邏輯還具有副作用。SystemVerilog的bit數據類型能夠極大改進仿真器的性能，同時在需要的時候仍然可以使用三態或四態邏輯。通過使用具有確定行為的數據類型來代替專有的仿真器選項，兩態模型能夠在所有的SystemVerilog仿真器間移植。
SystemVerilog的logic數據類型比Verilog的線網和寄存器數據類型更加靈活，它使得在任何抽象層次上建模硬件都更加容易。logic類型能夠以下面的任何一種方法賦值：
l 通過任意數目的過程賦值語句賦值，能夠替代Verilog的reg類型；
l 通過單一的連續賦值語句賦值，能夠有限制地替代Verilog的wire類型；
l 連接到一個單一原語的輸出，能夠有限制地替代Verilog的wire類型；
由于logic數據類型能夠被用來替代Verilog的reg或wire（具有限制），這就使得能夠在一個更高的抽象層次上建模，并且隨著設計的不斷深入能夠加入一些設計細節而不必改變數據類型的聲明。logic數據類型不會表示信號的強度也不具有線邏輯的解析功能，因此logic數據類型比Verilog的wire類型更能有效地仿真和綜合。
5. 有符號和無符號限定符
缺省情況下，Verilog net和reg數據類型是無符號類型，integer類型是一個有符號類型。Verilog-2001標準允許使用signed關鍵字將無符號類型顯式地聲明成有符號類型。SystemVerilog加入了相似的能力，它可以通過unsigned關鍵字將有符號數據類型顯式地聲明成有無符號數據類型。例如：
int unsigned j;
值得注意的是unsigned在Verilog中是一個保留字，但并沒有被Verilog標準使用。
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