基于層次法實現EOS芯片的后端設計

(7) 時鐘樹生成(Clock tree synthesis)

由于時鐘端的驅動能力有限，而且時序的好壞也是一個芯片的成敗的關鍵，在所有的時鐘驅動端加入一些緩沖器(Buffer)。

(8) 布線(Routing)

芯片的布線有總體(Global routing)布線和詳細布線(Detail routing)兩步,如果布線有很大的擁塞(congestion)，需要重新布局。

(9) 寄生參數提取(RC extraction)

利用寄生參數提取軟件提取線網的寄生電阻和電容，并轉換為延時值存到SDF(stand delay format)文件中。

(10) 靜態時序分析STA(static timing analysis)

靜態時序分析是運用軟件計算芯片的時序是否符合設計所要求的時序，如果違反可以進行工程變更(ECO)來修正。

(11) 工程變更ECO(engineering change order)

工程變更是對版圖的局部修改，并完成從布局到STA的步驟的統稱，一般是加入一些單元，或者替換一些單元來達到對時序的修改。

(12) 設計規則檢查DRC(design rule check)和版圖與電路圖比較LVS(layout versus schematic) [4] 。

層次法設計具有許多優點，主要是它可以對模塊施加靈活而嚴格的約束，可以允許多個物理設計人員并行工作，提高物理設計的并行性，能夠減少一些重復的迭代工作，由于增加了許多對功能模塊的操作，還可以節約系統資源。層次法設計也有其局限性，主要是設計過程復雜，對含有多個IP模塊的設計需要對每個模塊進行優化工作，層次法設計對于規模不大的設計優化功能并不明顯。

4 芯片實現

隨著波分復用技術和高速以太網技術的發展，骨干網的帶寬呈幾何級數增長，已達到了吉比特甚至更高的水平。而連接骨干網和用戶網的接入網的速率卻沒有太大的提高，已成為網絡發展的瓶頸。要想實現高速、可靠的接入，使終端用戶充分利用骨干網的巨大容量，必須采用新的高速接入技術。SDH技術已非常成熟，其安全性好，可靠性高；用SDH傳輸網絡承載以太網IP包以實現網絡用戶的遠程接入或異地局域網互連，我們稱之為EOS(Ethernet over SDH), 是一種非常方便的實現方案。

EOS芯片用于實現EOS方案的主要ASIC芯片，它的規模是6百萬門(不含RAM)，它采用0.18um的CMOS工藝。它的規模已經接近展平法的極限，經過對比試驗，展平法實現一次布局布線到寄生參數的提取需要40-50個小時完成。而采用層次法，迭代時間將會減小到20個小時以下。

EOS芯片的設計平臺采用的是cadence公司集成后端設計工具Encounter，其中中心部分為設計輸入，encounter菜單按照流程設計，使用很方便。該工具集成了幾乎完整的芯片后端設計流程工具，其中包括優化綜合工具(RTL Compiler)、布局工具(Amoeba Placement)、布線工具(trial route，Nano route)、時序驗證工具(vstorm PE)、串擾分析工具(CelticIC)、寄生參數抽取3D工具(FireIce)，同時對于如納米布線器、串擾分析工具、電源分析工具也可以單獨使用，可以適合不同用戶層面的需求，所以使用非常方便[5]。

層次法設計的時候模塊劃分要考慮芯片之間的連接關系，還要考慮模塊門數的大小，太大和太小的模塊都不適合劃分為模塊來單獨布局布線。以下是一些劃分模塊的基本要點：

(1)模塊不宜太大或者太小，一般以30萬門到80萬門之間最合適，最大不要超過200萬門。

(2)模塊被重復的次數多，有利于實現模塊化的優勢。

(3)模塊對外的pin腳不宜過多，如果過多，頂層的布線和規劃會十分困難。

圖3 頂層布局布線圖

根據以上幾個要點，我們可以把芯片分成以下幾個模塊：STM，LCAS，VC4，Channel，GB。這里要提到的一點是，對于層次法設計，在頂層布線的時候，底層模塊是作為一個黑盒子來使用的，但是它還是包含時序的信息。如圖3就是頂層最后的布線圖。