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        PLL-VCO設計及制作第一部分

        • 在此說明以晶體振蕩器做為基準振蕩器,將其與VCO以及PLL電路組合成為信號產生器的情形也被稱為頻率合成器。此 ...
        • 關鍵字: PLL-VCO  

        基于PLL的測試測量時鐘恢復方案

        •  不管是放到測試設置中,還是作為被測設備的一部分,時鐘恢復都在進行準確的測試測量時發揮著重要作用。由于大多數千兆位通信系統都是同步系統,因此系統內部的數據都使用公共時鐘定時。不管是沿著幾英寸的電路板傳
        • 關鍵字: PLL  測試測量  時鐘恢復  方案    

        基于壓控振蕩器(VCO)的高性能鎖相環(PLL)設計

        • 簡介
          “鎖相環”(PLL)是現代通信系統的基本構建模塊。PLL通常用在無線電接收機或發射機中,主要提供“本振”(LO)功能;也可用于時鐘信號分配和降噪,而且越來越多地用作高采樣速率模數(A/D)轉換
        • 關鍵字: VCO  PLL  壓控振蕩器  性能    

        基于異步FIFO和PLL的雷達數據采集系統

        • 1引言隨著雷達系統中數字處理技術的飛速發展,需要對雷達回波信號進行高速數據采集。在嵌入式條件...
        • 關鍵字: 異步FIFO  PLL  雷達數據采集  

        基于DDS+PLL實現跳頻信號源的設計方法

        •   航空通信設備包括短波通信、超短波通信設備,短波、超短波通信設備又分為常規通信方式和跳頻通信方式,跳頻通信因具有抗干擾性強、抗偵測能力好、頻譜利用率高和易于實現碼分多址等優點被稱為無線電通信的ldquo
        • 關鍵字: 設計  方法  信號源  實現  DDS  PLL  基于  

        航空系統跳頻信號源的方案

        • 電子產品世界,為電子工程師提供全面的電子產品信息和行業解決方案,是電子工程師的技術中心和交流中心,是電子產品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網絡家園
        • 關鍵字: 跳頻通信  信號源  DDS+PLL  鎖相環  

        基于CSMC工藝的零延時緩沖器的PLL設計

        •  1 引言  本文在傳統鎖相環結構的基礎上進行改進,設計了一款用于多路輸出時鐘緩沖器中的鎖相環,其主 要結構包括分頻器、鑒頻鑒相器(PFD)、電荷泵、環路濾波器和壓控振蕩器(VCO)。在鑒相器前采用預 分頻結構減小
        • 關鍵字: CSMC  PLL  工藝  零延時    

        PLL-VCO設計及制作

        • 在此說明以晶體振蕩器做為基準振蕩器,將其與VCO以及PLL電路組合成為信號產生器的情形也被稱為頻率合成器。
          此一PLL-VCO電路的設計規格如表l所示。振蕩頻率范圍為40M~60MHz內的10MHz寬。每一頻率階段(step)寬幅為10
        • 關鍵字: PLL-VCO    

        PLL電路設計原理及制作

        • 在通信機等所使用的振蕩電路,其所要求的頻率范圍要廣,且頻率的穩定度要高。

          無論多好的LC振蕩電路,其頻率的穩定度,都無法與晶體振蕩電路比較。但是,晶體振蕩器除了可以使用數字電路分頻以外,其頻率幾乎無法
        • 關鍵字: PLL  電路設計  原理    

        與石英晶體振蕩器等效的頻率穩定的1~399KHZ PLL合成振蕩電路

        • 電路的功能如果要求振蕩頻率準確、穩定度好,采用石英晶體振蕩器作本振的PLL合成振蕩電路是比較合適的。但本電路采用了C-MOS型的PLL IC(4046),VCO輸出為方波,能以1KHZ為一級在1KHZ~399KHZ范圍內連續變化。全部采
        • 關鍵字: PLL  合成  振蕩  電路  399KHZ  穩定  晶體  振蕩器  等效  頻率  

        采用PLL(鎖相環)IC的頻率N(1~10)倍增電路

        • 電路的功能很多電路都要求把頻率準確地倍增,使用PLL電路可很容易組成滿足這種要求的電路。例如主振頻率為1KHZ,若使用倍增器內插10個脈沖,可變成10KHZ的脈沖信號。在VCO中,即使主振頻率發生變化,也能獲得跟蹤主振
        • 關鍵字: PLL  10  IC的  鎖相環    

        ADI 發布針對RF設計的新版PLL頻率合成器設計軟件

        •   ADI全球領先的高性能信號處理解決方案供應商,和提供覆蓋整個 RF 信號鏈的 RF IC 功能模塊的全球領導者,最近宣布發布 ADIsimPLL(TM) 3.3版 ( http://www.analog.com/adisimpll ),這是其大獲成功的鎖相環 (PLL) 電路設計和評估工具的最新版本。ADIsimPLL 3.3版 ( http://www.analog.com/adisimpll ) 可協助用戶對采用 ADI PLL 頻率合成器 ( http://www.analog.com/zh/p
        • 關鍵字: ADI  PLL  頻率合成器  

        Hittite PLL以質取勝

        •   頻率源可以說是一個通信系統的心臟,心臟的好壞很大程度上決定著一個機體的健康狀況,而鎖相環又是頻率源的主要組成部分,因此性能優異的鎖相環芯片對于通信系統來說是非常重要的。   鎖相環的相位噪聲對電子設備和電子系統的性能影響很大。從頻域看它分布在載波信號兩旁按冪律譜分布,無論做發射激勵信號,還是接收機本振信號以及各種頻率基準時,這些相位噪聲將在解調過程中都會和信號一樣出現在解調終端,引起基帶信噪比下降,誤碼率增加。   低相噪Hittite鎖相環產品分為集成VCO和沒有集成VCO兩種。集成VCO的PL
        • 關鍵字: 世強電訊   PLL  基站類鎖相環  

        基于DDS+PLL高性能頻率合成器的設計與實現

        • 基于DDS+PLL高性能頻率合成器的設計與實現,摘要:結合DDS+PLL技術,采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統中高性能頻率合成器的設計與實現。詳細介紹系統中核心芯片的性能、結構及使用方法,并運用ADS和ADISimPLL軟件對設計方案進行
        • 關鍵字: 合成器  設計  實現  頻率  高性能  DDS  PLL  基于  

        DDS+PLL高性能頻率合成器的設計與實現

        • DDS+PLL高性能頻率合成器的設計與實現,摘要:結合DDS+PLL技術,采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統中高性能頻率合成器的設計與實現。詳細介紹系統中核心芯片的性能、結構及使用方法,并運用ADS和ADISimPLL軟件對設計方案進行
        • 關鍵字: 設計  實現  合成器  頻率  PLL  高性能  DDS  
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