基于DDS+PLL高性能頻率合成器的設計與實現

摘要：結合DDS+PLL技術，采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統中高性能頻率合成器的設計與實現。詳細介紹系統中核心芯片的性能、結構及使用方法，并運用ADS和ADISimPLL軟件對設計方案進行仿真和優化，特別是濾波器的選擇與設計。測試結果表明，該頻率合成器具有高穩定度、高分辨率、低相位噪聲的特點，達到了設計指標要求。
　頻率合成器是決定電子系統性能的關鍵設備，隨著通信、數字電視、衛星定位、航空航天、雷達和電子對抗等技術的發展，對頻率合成器提出了越來越高的要求。頻率合成理論自20世紀30年代提出以來，已取得了迅速的發展，逐漸形成了直接頻率合成技術、鎖相頻率合成技術、直接數字式頻率合成技術三種基本頻率合成方法。直接頻率合成技術原理簡單，易于實現，頻率轉換時間短，但是頻率范圍受限，且輸出頻譜質量差。鎖相頻率合成技術(PLL)具有輸出頻帶寬、工作頻率高、頻譜質量好的優點，但是頻率分辨率和頻率轉換速度卻很低。直接式數字頻率合成技術(DDS)的頻率分辨率高、頻率轉換時間快、頻率穩定度高、相位噪聲低，但目前尚不能做到寬帶，頻譜純度也不如PLL。低相位噪聲、高純頻譜、高速捷變和高輸出頻段的頻率合成器已成為頻率合成發展的主要趨勢，傳統的單一合成方式很難兼顧上述各項性能指標，達到現代通信系統對頻率合成器的要求。本文采用DDS和PLL相結合的方法，設計一個應用于(GSM 1 800 MHz系統中的頻率合成器，其中輸出頻帶為1 805～1 880 MHz，分辨率為200 kHz，相位噪聲為-80 dBc／Hz＠1 kHz，頻率誤差為5 kHz，雜波抑制大于50 dB。

　　1 電路設計

　　1．1 設計原理

　　DDS直接激勵PLL的頻率合成技術，與單純的PLL技術相比，作為參考源的DDS具有很高的頻率分辨率，可以在不改變PLL分頻比的情況下，提高PLL的頻率分辨率，而且采用DDS激勵PLL設計方法的電路結構簡單，所用硬件少，通過合理設計環路濾波器可以較好地改善因PLL倍頻作用而惡化的相位噪聲。系統原理框圖如圖1所示。

　　圖1中，fref是參考信號，一般由高穩定度的晶體振蕩器產生，用于保證DDS各個部件的同步工作。fDDS取代原有的晶振作為鎖相環(PLL)的激勵源，其輸出fDDS頻率取決于頻率控制字K。頻率合成器的輸出由VCO提供，PLL芯片中電荷泵的輸出由低通濾波器(LPF2)產生，用于控制VCO的輸出頻率。DDS中K和PLL的分頻比可以通過單片機中的控制程序加以改變，從而實現頻率合成。

　　VCO輸出信號頻率與DDS輸出信號頻率之間的關系為：

　　式中：fref為DDS的時鐘頻率；K為DDS的頻率控制字；M為DDS相位累加器字長；fref／2M為DDS的頻率分辨率；△fmin為頻率合成器輸出信號的頻率分辨率。由此可見，以DDS為激勵源，只要相位累加器的字長取得足夠大，頻率合成器就能得到較高的頻率分辨率。