PLL-VCO設計及制作

在此說明以晶體振蕩器做為基準振蕩器，將其與VCO以及PLL電路組合成為信號產生器的情形也被稱為頻率合成器。
此一PLL-VCO電路的設計規格如表l所示。振蕩頻率范圍為40M~60MHz內的10MHz寬。每一頻率階段(step)寬幅為10kHz。頻率的穩定度目標與晶體振蕩電路相近。

PLL-VCO的工作原理

表1 PLL-VCO的設計規格
(根據使用目的與規格，決定振蕩頻率與頻率階段。頻率穩定度高，且可以做階段性變化。)
圖3所示的為此將制作的PLL．VC0電路之方塊圖。假設VCO電路的振蕩頻率為53.29MHz工作原理。

(利用數字設定用SW設定BCD符碼，做為頻率的設定，將晶體與VCO電路做相位比較，以達頻率穩定化。)

首先，利用晶體產生10.24MHz之振蕩。再將此做1024分頻，產生fr=10kHz的基準頻率。
另外，將VCO電路之振蕩頻率fosc利用N分頻電路做N分頻成為fo也即是，fo=fosc/N。此一分頻比N之值，是利用數字設定用SW，根據BCD (Binary Coded Decimal)符碼而設定的。
接著，利用相位比較器做fr與fo的相位比較。如果frfo時，會發生誤差檢出脈波。此再利用回路濾波器積分成為直流電壓，以此控制VC0振蕩電路，使fr=fo。
在PLL電路成為鎖栓(Locked)狀態時，VCO的振蕩頻率應該為fosc=N x f0=N x fr
假設數字設定用SW所設定的數字為5329時，fosc成為fosc=5329×10kHz=53.29MHz
所以，只要改變數字設定用SW所設定的數字，便可以改變VCO的振蕩頻率。
因此，PLL電路為利用頻率反饋控制，使fr=fo。而且由于fr是經由晶體振蕩器的頻率分頻而得，所以，PLL的VCO所產生的頻率穩定度可以與晶體振蕩器比美。

PLL用IC MC145163P
此所使用的PLL用IC為Motorola公司的MC145l63P。圖4所示的為MC145163P的特性與端子連接圖，以及方塊圖。
此一IC內含有可以產生基準頻率fr的晶體振蕩電路與分頻電路，將VCO信號分頻用的N分頻電路，以及將fo與fr做為此較用的相位比較電路。
此一IC為28個端子DIP型。電源電壓為3~9V工作原理，工作原理頻率為30MHz(電源電壓5V)，如果電源電壓成為9V時，工作原理頻率可以延伸至80MHz。因此，對于設計規格為40M~60MHz而言，不會有問題。