- FPGA開發要掌握的六大基礎知識（3）-Xilinx FPGA開發軟件為ISE.現在其版本更新比較快，大家現在常用的版本都在ISE12.1了。
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FPGA 賽靈思 Xilinx
- 影響FPGA設計周期生產力的最大因素是什么？-提高FPGA設計生產力的工具、技巧和方法，9影響FPGA設計周期生產力的最大因素是什么？
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FPGA 時序
- FPGA學習的四大誤區-FPGA為什么是可以編程的？恐怕很多菜鳥不知道，他們也不想知道。因為他們覺得這是無關緊要的。他們潛意識的認為可編程嘛，肯定就是像寫軟件一樣啦。軟件編程的思想根深蒂固，看到Verilog或者VHDL就像看到C語言或者其它軟件編程語言一樣。
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FPGA 可編程邏輯
- 在FPGA開發中盡量避免全局復位的使用？（2）-在Xilinx 的FPGA器件中，全局的復位/置位信號（Global Set/Reset (GSR)）（可以通過全局復位管腳引入）是幾乎絕對可靠的，因為它是芯片內部的信號。
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FPGA
- 如何使用腳本對Xilinx FPGA編程-最近在做一個GUI的項目，想試著用FPGA實現一個簡單的GUI。硬件基本模塊和整個硬件系統已經完成設計，但是軟件程序上還處在調試階段，由于程序比較大，FPGA內部的BRAM已經完全不夠用了，只能將運行的程序放到DDR DRAM中
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GUI FPGA Xilinx
- 為基于FPGA的嵌入式系統進行安全升級-“系統正在更新，請勿關閉電源。”我們都看到過這個警告，它通常在電子器件要在閃存安裝代碼更新時出現。如果更新被中斷，閃存將無法正確更新，代碼將會損壞，而器件無法運行，即“磚頭化” （bricked）。這種大家熟悉的警告存在的原因，是因為使用閃存的大多數半導體器件在編程或擦除操作期間需要一直供電。顯然，防止器件“磚頭化”是非常重要的。但是，只發出警告就夠了嗎？有些嵌入式器件甚至都沒有用戶顯示器，因此無法產生警告。在設計中如何才能確保可靠且安全的遠程系統更新呢？
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fpga 嵌入式系統
- FPGA全局時鐘和第二全局時鐘資源的使用方法-目前,大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計,對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求,一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘,以達到最低的時鐘抖動和延遲。
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全局時鐘 FPGA 賽靈思
- Verilog設計中的一些避免犯錯的小技巧-這是一個在設計中常犯的錯誤列表，這些錯誤常使得你的設計不可靠或速度較慢，為了提高你的設計性能和提高速度的可靠性你必須確定你的設計通過所有的這些檢查。
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FPGA Verilog
- 基于verilog的FPGA編程經驗總結-用了半個多月的ISE，幾乎全是自學起來的，碰到了很多很多讓人DT好久的小問題，百度也百不到，后來還是都解決了，為了盡量方便以后的剛學ISE的童鞋不再因為一些小問題而糾結，把這幾天的經驗總結了一下。好了，廢話不多說，上料！
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verilog FPGA
- 多核處理器會取代FPGA嗎？-有人認為諸如圖形處理器（GPU）和Tilera處理器等多核處理器在某些應用中正逐步替代現場可編程門陳列（FPGA）。理由是這些多核處理器的處理性能要高很多，例如，由于GPU起初主要負責圖形繪制，因此，其尤其善于處理單精度（SP）及（某種情況下）雙精度（DP）浮點（FP）運算。
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FPGA GPU Tilera
- 7 50T 入門級FPGA評估套件上手評測-FPGA即現場可編程門陣列，屬于可編程邏輯器件的一種。隨著工藝的進步和EDA設計工具的不斷發展，FPGA的門檻（學習成本和價格成本）也越來越低，目前已經成為實現數字系統的主流平臺之一。
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FPGA 可編程邏輯 Xilinx
- FPGA的快速入門經驗談（part1）-有很多年輕人，被割裂了歷史，被荒廢了未來，迷茫， 迷茫到幾乎絕望，不過，他們還年輕，青春尚存，還有創造力，還有奮斗的資本，其中不乏不甘心被拋棄，被覆蓋之人。
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FPGA 單片機
- FPGA開發技巧之同步復位與異步復位的理解-前兩天和師兄討論了一下design rule其中提到了同步異步復位的比較這個常見問題，據說也是IC公司經常問到的一面試題。
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FPGA 同步復位 異步復位
- 詳細圖解在NetFPGA上創建一個OpenFlow Switch的網絡-Author: KiKiCompany：Digilent ChinaEmail : Date: 2012.02.14 目的 如 圖所示，我們會創建一個基于OpenFlow Switch的網絡。
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FPGA NetFPGA
- 用FPGA實現MAC核所要完成的功能-MAC發送模塊可將上層協議提供的數據封裝之后通過MII接口發送給PHY。
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FPGA MAC MII
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