- FPGA基于CORDIC算法的求平方實現-CORDIC是在沒有專用乘法器（最小化門數量）情況下，一組完成特定功能的算法，包括平方、超越、Log、sin/cos/artan。原理為連續的旋轉一個較小的角度，以一定精度逼近想要的角度。
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FPGA CORDIC
- 時序分析中的一些基本概念-時序分析時FPGA設計中永恒的話題，也是FPGA開發人員設計進階的必由之路。慢慢來，先介紹時序分析中的一些基本概念。
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FPGA 時序分析 周期抖動
- 使用VIVADO對7系列FPGA的高效設計心得-隨著xilinx公司進入20nm工藝，以堆疊的方式在可編程領域一路高歌猛進，與其配套的EDA工具——新一代高端FPGA設計軟件VIVADO也備受關注和飽受爭議。
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FPGA VIVADO 賽靈思
- Board從入門到精通系列（六）-由于更新了開發工具，所以本篇博客有必要重復前面的內容，今天首先演示如何利用Vivado開發純邏輯工程，即只在PL上進行開發。
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FPGA Vivado OpenRISC
- ZYNQ器件的啟動配置方法-無任是用CPU作為系統的主要器件，還是用FPGA作為系統的主要器件，系統設計中首先要考慮到的問題就是處理器的啟動加載問題。
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FPGA XILINX 賽靈思
- Board從入門到精通（五）：軟硬件協同設計-Zynq最大的優勢在于，同時具備軟件、硬件、IO可編程，即All Programmable。在設計Zynq過程中，同樣要建立一種意識，就是從原來單純的軟件思維（或單純的硬件思維）中解脫，轉向軟硬件協同設計的開發方法。
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Board Zynq FPGA
- FPGA開發基本流程-FPGA是可編程芯片，因此FPGA的設計方法包括硬件設計和軟件設計兩部分。硬件包括FPGA芯片電路、 存儲器、輸入輸出接口電路以及其他設備，軟件即是相應的HDL程序以及最新才流行的嵌入式C程序。
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FPGA 微電子 SOC
- 從可編程器件發展看FPGA未來趨勢-可編程邏輯器件的發展歷史可編程邏輯器件的發展可以劃分為4個階段，即從20世紀70年代初到70年代中為第1段，20世紀70年代中到80年代中為第2階段，20世紀80年代到90年代末為第3階段，20世紀90年代末到目前為第4階段。
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FPGA 可編程器件 賽靈思
- 底層內嵌功能單元與軟核、硬核以及固核-內嵌功能模塊主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等軟處理核(Soft Core)。現在越來越豐富的內嵌功能單元，使得單片FPGA 成為了系統級的設計工具，使其具備了軟硬件聯合設計的能力，逐步向SOC 平臺過渡。
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FPGA 賽靈思 DLL
- 數字時鐘管理模塊與嵌入式塊RAM-業內大多數FPGA 均提供數字時鐘管理( 賽靈思公司的全部FPGA 均具有這種特性)。賽靈思公司推出最先進的FPGA 提供數字時鐘管理和相位環路鎖定。相位環路鎖定能夠提供精確的時鐘綜合，且能夠降低抖動，并實現過濾功能。
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數字時鐘管理 FPGA 賽靈思
- FPGA主要功能模塊介紹(1)-可編程輸入/ 輸出單元簡稱I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/ 輸出信號的驅動與匹配要求，其示意結構如圖2-4 所示。FPGA 內的I/O 按組分類，每組都能夠獨立地支持不同的I/O標準。
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FPGA CLB 賽靈思
- Verilog HDL簡明教程(part1)-Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數字系統建模。被建模的數字系統對象的復雜性可以介于簡單的門和完整的電子數字系統之間。數字系統能夠按層次描述，并可在相同描述中顯式地進行時序建模。
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VerilogHDL FPGA
- FPGA基本知識與發展趨勢（part2）-由于基于LUT 的FPGA 具有很高的集成度，其器件密度從數萬門到數千萬門不等，可以完成極其復雜的時序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數字邏輯電路設計領域。
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FPGA 賽靈思 EPROM
- FPGA實戰開發技巧（10）-串行Flash的特點是占用管腳比較少，作為系統的數據存貯非常合適，一般都是采用串行外設接口(SPI 總線接口)。Flash 存貯器與EEPROM根本不同的特征就是EEPROM可以按字節進行數據的改寫，而Flash只能先擦除一個區間，然后改寫其內容。
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FPGA 賽靈思 EEPROM
- FPGA實戰開發技巧（9）-FPGA配置方式靈活多樣，根據芯片是否能夠自己主動加載配置數據分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失( 斷電不丟數據) 性存儲器中的配置比特流，配置所需的時鐘信號( 稱為CCLK) 由FPGA內部產生，且FPGA控制整個配置過程
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FPGA 賽靈思 JTAG
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